公开(公告)号：JP2021192424A

公开(公告)日：2021-12-16

申请号：JP2021066700

申请日：2021-04-09

Applicant: EASTWIND合同会社

Inventor： 三井田 高 ,  倉知 郁生

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L29/24 ,  H01L29/16 ,  H01L29/66 ,  H01L21/02 ,  H01L21/425 ,  H01L21/265 ,  H01L21/76 ,  H01L29/12

Abstract: 【課題】パワー半導体素子において、高耐圧、大電流が可能で低オン電圧、低スイッチング損失、低ノイズを実現する。酸化ガリウムドリフト層を形成した第一導電型の酸化ガリウム基板と第二導電型のSi基板を接合させて少なくともSi基板側から酸化ガリウムドリフト層の一部に達するトレンチゲートを設け、高チャネル移動度を有するSi−MOSFETと高耐圧の酸化ガリウムドリフト層を組み合わせたトランジスタ構造において、トレンチ底部のゲート酸化膜は電界ストレスを受け、絶縁破壊のリスクが大きい。 【解決手段】トレンチゲートの下部に窒素イオン注入による電流分離層を形成することでドレインに高電圧印加時にゲート酸化膜の絶縁破壊を防止する。 【選択図】図1

公开(公告)号：JPWO2020170799A1

公开(公告)日：2021-12-02

申请号：JP2020004066

申请日：2020-02-04

Applicant: 株式会社村田製作所 ,  国立大学法人大阪大学

Inventor： 宮川 成人 ,  品川 歩 ,  牛場 翔太 ,  木村 雅彦 ,  松本 和彦 ,  小野 尭生

IPC: H01L51/05 ,  H01L51/40 ,  H01L29/786 ,  H01L29/66 ,  H01L29/16 ,  H01L29/167 ,  H01L21/388 ,  G01N27/414 ,  H01L51/30

Abstract: 少なくとも一層のグラフェンからなるグラフェン層と、前記グラフェン層と電気的に接続されているドレイン電極およびソース電極と、前記グラフェン層の少なくとも一方の主面上に存在し、不純物電荷を含む電荷供与体と、を含む、グラフェントランジスタであって、前記不純物電荷とは異なる符号の電荷を有するイオンであるカウンターイオンをさらに含む、グラフェントランジスタ。

公开(公告)号：JP2021511665A

公开(公告)日：2021-05-06

申请号：JP2020539816

申请日：2019-01-15

Applicant: ワイドリッヒ,ヘルムート

Inventor： ワイドリッヒ,ヘルムート

IPC: H01L43/08 ,  H01L39/00 ,  H01L29/06 ,  H01L29/66 ,  H01L37/00 ,  H01L29/82

Abstract: 本発明は、電荷および/または磁気モーメントを有する電荷キャリアや電子のようなキャリアをガイドする装置およびその用途に関する。2次元電子ガスや薄い超電導層や六方晶構造を有する炭素の同素体内で曲線状や角のあるメイン経路3に沿って磁場Fによって電荷キャリアがガイドされ、電気接点4、5に各々異なる存在密度が生じる。 【選択図】図18

公开(公告)号：KR102238547B1

公开(公告)日：2021-04-09

申请号：KR1020177008425A

申请日：2014-10-30

Applicant: 인텔 코포레이션

Inventor： 한 위 텐 ,  산삽탁 다스굽타 ,  마르코 라도사블제빅 ,  승 훈 성 ,  사나즈 케이. 가드너 ,  로버트 에스. 차우

IPC: H01L29/778 ,  H01L29/04 ,  H01L29/08 ,  H01L29/20 ,  H01L29/66

CPC classification number: H01L29/7786 ,  H01L29/045 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/66462

Abstract: 본 설명은 질화 갈륨 트랜지스터의 2D 전자 가스와 소스/드레인 구조체 사이의 접촉 저항이 낮은 적어도 하나의 소스/드레인 구조체를 포함하는 질화 갈륨 트랜지스터에 관한 것이다. 낮은 접촉 저항은 소스/드레인 구조체의 적어도 일부가 2D 전자 가스에 접하는 단결정 구조인 결과이다. 일 실시예에서, 단결정 구조는 핵 생성 사이트의 역할을 하는 질화 갈륨 트랜지스터의 전하 유도 층의 일부와 함께 성장된다.

公开(公告)号：KR102238749B1

公开(公告)日：2021-04-08

申请号：KR1020190141601A

申请日：2019-11-07

Applicant: 김은도

Inventor： 김은도 ,  김근호

IPC: H01L29/786 ,  H01L21/02 ,  H01L21/324 ,  H01L29/66

CPC classification number: H01L29/7869 ,  H01L21/02266 ,  H01L21/02282 ,  H01L21/324 ,  H01L29/66742 ,  H01L29/78606 ,  H01L29/78618

Abstract: 본 발명은 인듐아연 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 인듐아연 산화물 박막 트랜지스터의 제조 방법은, 반도체 재질의 기판 상에 절연층을 형성하는 단계와; 상기 절연층 상에 용액 공정을 통해 인듐아연 산화물(Indium Zinc Oxide: IZO)를 포함하는 활성층을 형성하는 단계; 상기 활성층을 진공 열처리하는 단계; 및 상기 활성층 상에 진공 증착을 통해 소스 전극 및 드레인 전극을 형성하는 단계;를 포함한다.

公开(公告)号：KR102238369B1

公开(公告)日：2021-04-08

申请号：KR1020197006972A

申请日：2017-08-02

Applicant: 레이던 컴퍼니

Inventor： 기철 황 ,  브라이언 디. 슐츠 ,  아만다 커

IPC: H01L21/265 ,  H01L21/02 ,  H01L29/20 ,  H01L29/66 ,  H01L29/778

CPC classification number: H01L21/2654 ,  H01L21/02378 ,  H01L21/02381 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/0254 ,  H01L29/2003 ,  H01L29/66318 ,  H01L29/66462 ,  H01L29/7786

Abstract: 방법은 기판의 표면 상에 버퍼층을 갖는 단일 결정 기판을 제공하는 단계를 포함한다. 버퍼층은 상기 기판의 결정 격자 구조와, 상기 반도체 층의 결정 격자 구조 간의 매칭을 제공하고 도펀트를 버퍼층 내로 이온 주입하는 단계; 및 이온 주입된 버퍼층 상에 반도체 층을 형성하는 단계에 의해 증가된 저항을 갖는다. 반도체 층은 내부에 형성된 고 전자 이동 트랜지스터를 갖는 넓은 밴드갭 반도체 층일 수 있다.

公开(公告)号：KR102237258B1

公开(公告)日：2021-04-08

申请号：KR1020190085831A

申请日：2019-07-16

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 쿠오-쳉 칭 ,  시 닝 주 ,  콴-룬 쳉 ,  치-하오 왕

IPC: H01L29/66 ,  H01L29/423 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L21/823431 ,  H01L29/4236 ,  H01L29/66545 ,  H01L29/7855

Abstract: 핀 폭 균일성을 달성하기 위한 FinFET 패터닝 방법이 개시된다. 한 예시적 방법은, 기판 위에 맨드릴층을 형성하는 단계를 포함한다. 제1 커팅은 맨드릴층의 일부를 제거하여, 더미 맨드릴 피처에 바로 인접하게 배치된 맨드릴 피처를 남긴다. 맨드릴 피처 및 더미 맨드릴 피처를 에칭 마스크로서 사용해 기판이 에칭되어, 제1 방향을 따르는 제1 간격만큼 분리된 더미 핀 피처 및 활성 핀 피처를 형성한다. 제2 커팅은 더미 핀 피처의 일부 및 활성 핀 피처의 일부를 제거하여, 제2 간격만큼 분리된 더미 핀 및 제2 간격만큼 분리된 활성 핀을 형성한다. 제2 간격은, 제1 방향에 실질적으로 수직인 제2 방향을 따른다. 제3 커팅은 더미 핀을 제거하여, 핀 개구를 형성하며, 핀 개구는 유전체 물질로 충전되어 유전체 핀을 형성한다.

公开(公告)号：KR20210034749A

公开(公告)日：2021-03-31

申请号：KR1020190116373A

申请日：2019-09-20

Applicant: 삼성전자주식회사

Inventor： 정상훈 ,  홍상준 ,  심선일 ,  김경현 ,  문창섭

IPC: H01L27/11582 ,  H01L27/115 ,  H01L27/1157 ,  H01L29/66 ,  H01L29/792

CPC classification number: H01L27/11556 ,  G11C5/025 ,  H01L27/115 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/792

Abstract: 본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층된 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하는 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 수직 구조체들을 포함하고, 상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함한다. 상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함한다. 상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함한다. 상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장된다.

公开(公告)号：KR20210034650A

公开(公告)日：2021-03-30

申请号：KR1020217005241A

申请日：2019-07-26

Applicant: 씨에스엠씨 테크놀로지스 에프에이비2 코., 엘티디.

Inventor： 후아준 진

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/66

CPC classification number: H01L29/7816 ,  H01L29/06 ,  H01L29/0646 ,  H01L29/66681 ,  H01L29/78

Abstract: 반도체 디바이스 및 이의 제조방법. 반도체 디바이스는 드리프트 영역(120)과, 드리프트 영역(120)에 접촉하되, 제1 분리층(132), 제1 분리층(132) 상의 홀 에칭 정지층(134), 및 홀 에칭 정지층(134) 상의 제2 분리층(136)을 포함하는 분리 구조물(130)과, 홀 에칭 정지층(134) 위에 제공되고 홀 에칭 정지층(134)과 접촉하는 홀 필드 플레이트(180)를 포함한다.

公开(公告)号：KR102233049B1

公开(公告)日：2021-03-26

申请号：KR1020190089840A

申请日：2019-07-24

Applicant: 주식회사 키 파운드리

Inventor： 신현광

IPC: H01L29/78 ,  H01L21/8234 ,  H01L29/66

CPC classification number: H01L27/088 ,  H01L29/7835 ,  H01L21/762 ,  H01L21/76283 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L21/823493 ,  H01L29/0852 ,  H01L29/4238 ,  H01L29/66659 ,  H01L29/66674 ,  H01L29/7801 ,  H01L29/7846 ,  H01L29/7848 ,  H01L29/0653 ,  H01L29/0696

Abstract: 반도체 소자 및 그 제조방법이 제공된다. 본 발명의 반도체 소자는 기판 상에 오프닝 영역을 갖는 링 형태의 게이트 전극, 상기 오프닝 영역 안에 형성된 소스 영역 및 벌크 탭 영역, 상기 벌크 탭 영역을 둘러 싸는 아이솔레이션 영역, 상기 게이트 전극과 중첩되어 형성되는 웰 영역, 상기 웰 영역과 접하여 형성되는 드리프트 영역, 상기 드리프트 영역 상부에 형성되고 상기 게이트 전극과 중첩되어 형성되는 제1 분리막, 상기 게이트 전극과 일정 간격 떨어져 형성되는 드레인 영역 및 상기 드레인 영역 근처에 형성되는 제2 분리막을 포함한다.