公开(公告)号：US5372673A

公开(公告)日：1994-12-13

申请号：US8034

申请日：1993-01-25

申请人： Charles W. Stager ,  Paul M. Winebarger ,  Gregory S. Ferguson ,  Christopher A. Turman

发明人： Charles W. Stager ,  Paul M. Winebarger ,  Gregory S. Ferguson ,  Christopher A. Turman

IPC分类号： C23F1/00 ,  C23F4/00 ,  H01L21/302 ,  H01L21/3065 ,  H01L21/3105 ,  H01L21/306

CPC分类号： H01L21/31053

摘要： A method for planarizing a layer (18) begins by forming a layer (18) over a wafer having a substrate (12). Layer (18) has a surface topography which is not planar. A layer of material (20) is formed over the layer (18). The layer of material (20) has a surface which is more planar than the surface of layer (18). The surface of material (20) is transferred into the layer (18) by etching the layer (18) and the material (20) at approximately the same etch rate. The same etch rate is achieved by monitoring one of either the surface of the wafer or the etch environment of an etch system chamber. A computer-controlled feedback path alters an etch chemistry or etch environment to maintain the etch rates within an etch rate tolerance which is also referred to as a process window. By monitoring and altering the etch environment and/or the etch chemistry to maintain a process window, an optimal planar surface is achieved for layer (18).

摘要翻译： 用于平坦化层（18）的方法开始于在具有衬底（12）的晶片上形成层（18）。 层（18）具有不平面的表面形貌。 在层（18）之上形成一层材料（20）。 材料层（20）具有比层（18）的表面更平的表面。 通过以大致相同的蚀刻速率蚀刻层（18）和材料（20）将材料（20）的表面转移到层（18）中。 通过监测晶片的表面或蚀刻系统室的蚀刻环境之一来实现相同的蚀刻速率。 计算机控制的反馈路径改变蚀刻化学或蚀刻环境，以将蚀刻速率保持在也被称为处理窗口的蚀刻速率容限内。 通过监测和改变蚀刻环境和/或蚀刻化学以维持工艺窗口，对层（18）实现最佳平面。

公开(公告)号：US5707492A

公开(公告)日：1998-01-13

申请号：US573990

申请日：1995-12-18

申请人： Charles W. Stager ,  Thomas S. Kobayashi ,  Joseph E. Page ,  Mark A. Zaleski ,  Paul M. Winebarger

发明人： Charles W. Stager ,  Thomas S. Kobayashi ,  Joseph E. Page ,  Mark A. Zaleski ,  Paul M. Winebarger

IPC分类号： B24B37/04 ,  B24B57/04 ,  B24B1/00

CPC分类号： B24B57/04 ,  B24B37/04 ,  Y10S438/959

摘要： A chemical-mechanical-polishing (CMP) process in which a metal interconnect material (47) is polished to form a metal plug (48) includes the application of titanium to the surface of a polishing pad (14) of a polishing apparatus (10). Titanium metal is applied to the surface of the polishing pad (14) by either abrasively applying titanium by use of a titanium block (32) attached to a rotating disk (26), or by a titanium body (23, 25) integrated with a carrier ring (23). Alternatively, titanium can be applied by impregnating a felt layer (52) with titanium particles (56), or by adding titanium directly to the polishing slurry (50).

摘要翻译： 抛光金属互连材料（47）以形成金属塞（48）的化学机械抛光（CMP）工艺包括将钛施加到抛光装置（10）的抛光垫（14）的表面 ）。 通过使用附接到旋转盘（26）的钛块（32）或通过与主体（23,25）集成的钛体（23,25），通过使用钛来研磨钛，从而将金属金属施加到抛光垫（14）的表面 载体环（23）。 或者，可以通过用钛颗粒（56）浸渍毡层（52）或通过将钛直接添加到抛光浆料（50）中来施加钛。

公开(公告)号：US20110221042A1

公开(公告)日：2011-09-15

申请号：US12722225

申请日：2010-03-11

申请人： Lisa H. Karlin ,  Lianjun Liu ,  Alex P. Pamatat ,  Paul M. Winebarger

发明人： Lisa H. Karlin ,  Lianjun Liu ,  Alex P. Pamatat ,  Paul M. Winebarger

IPC分类号： H01L23/04 ,  H01L21/50

CPC分类号： B81B3/0018 ,  B81B7/007 ,  H01L21/50 ,  H01L21/78 ,  H01L23/04 ,  H01L24/94 ,  H01L24/97 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2924/1461 ,  H01L24/03 ,  H01L24/26 ,  H01L24/83 ,  H01L2224/83 ,  H01L2224/03 ,  H01L2224/27

摘要： A wafer structure (88) includes a device wafer (20) and a cap wafer (60). Semiconductor dies (22) on the device wafer (20) each include a microelectronic device (26) and terminal elements (28, 30). Barriers (36, 52) are positioned in inactive regions (32, 50) of the device wafer (20). The cap wafer (60) is coupled to the device wafer (20) and covers the semiconductor dies (22). Portions (72) of the cap wafer (60) are removed to expose the terminal elements (28, 30). The barriers (36, 52) may be taller than the elements (28, 30) and function to prevent the portions (72) from contacting the terminal elements (28, 30) when the portions (72) are removed. The wafer structure (88) is singulated to form multiple semiconductor devices (89), each device (89) including the microelectronic device (26) covered by a section of the cap wafer (60) and terminal elements (28, 30) exposed from the cap wafer (60).

摘要翻译： 晶片结构（88）包括器件晶片（20）和盖晶片（60）。 器件晶片（20）上的半导体管芯（22）各自包括微电子器件（26）和端子元件（28,30）。 阻挡层（36,52）位于器件晶片（20）的非活性区域（32,50）中。 盖晶片（60）耦合到器件晶片（20）并覆盖半导体管芯（22）。 去除盖晶片（60）的部分（72）以露出端子元件（28,30）。 障碍物（36,52）可以比元件（28,30）更高，并且用于在部分（72）被移除时防止部分（72）接触端子元件（28,30）。 晶片结构（88）被单个化以形成多个半导体器件（89），每个器件（89）包括由盖晶片（60）的一部分覆盖的微电子器件（26）和从其暴露的端子元件（28,30） 盖晶片（60）。

公开(公告)号：US20150375995A1

公开(公告)日：2015-12-31

申请号：US14317101

申请日：2014-06-27

申请人： Robert F. Steimle ,  Paul M. Winebarger

发明人： Robert F. Steimle ,  Paul M. Winebarger

IPC分类号： B81B7/00 ,  B81C1/00

CPC分类号： B81C1/00238 ,  B81B2201/0235 ,  B81B2201/0242 ,  B81C1/00246 ,  B81C1/00253

摘要： A method and apparatus are described for fabricating a high aspect ratio MEMS sensor device having multiple vertically-stacked inertial transducer elements (101B, 110D) formed in different layers of a multi-layer semiconductor structure (100) and one or more cap devices (200, 300) bonded to the multi-layer semiconductor structure (100) to protect any exposed inertial transducer element from ambient environmental conditions.

摘要翻译： 描述了一种用于制造具有形成在多层半导体结构（100）和一个或多个盖装置（200）的不同层中的多个垂直堆叠的惯性换能器元件（101B，110D）的高纵横比MEMS传感器装置的方法和装置 ，300），其结合到多层半导体结构（100）以保护任何暴露的惯性换能器元件免受周围环境条件的影响。

公开(公告)号：US5478436A

公开(公告)日：1995-12-26

申请号：US364142

申请日：1994-12-27

申请人： Paul M. Winebarger ,  Mark A. Zaleski ,  Troy B. Morrison ,  Jeffrey J. Sultemeier

发明人： Paul M. Winebarger ,  Mark A. Zaleski ,  Troy B. Morrison ,  Jeffrey J. Sultemeier

IPC分类号： B08B3/08 ,  H01L21/02 ,  H01L21/306 ,  H01L21/3105 ,  H01L21/321 ,  H01L21/00

CPC分类号： H01L21/02074 ,  B08B3/08 ,  H01L21/02065 ,  H01L21/31053 ,  H01L21/3212 ,  Y10S134/902

摘要： A selective cleaning process for fabricating a semiconductor device includes the steps of processing a semiconductor substrate (10) and introducing metal contaminants (22) by contacting the semiconductor substrate (10) with a polishing slurry during a polished planarization process. The metal contaminants (22) are removed by applying a cleaning solution including an organic solvent and a compound containing fluorine. The chemical constituents of the cleaning solution are substantially unreactive with metal interconnect material (12) underlying dielectric layers (18) present on the semiconductor substrate (10). The preferred cleaning solution comprises an aqueous solution of ethylene glycol and ammonium fluoride.

摘要翻译： 用于制造半导体器件的选择性清洁方法包括以下步骤：在抛光的平坦化工艺期间，通过使半导体衬底（10）与抛光浆料接触来处理半导体衬底（10）并引入金属污染物（22）。 通过施加包含有机溶剂和含氟化合物的清洁溶液来除去金属污染物（22）。 清洁溶液的化学成分对存在于半导体衬底（10）上的电介质层（18）下面的金属互连材料（12）基本上是不反应的。 优选的清洁溶液包含乙二醇和氟化铵的水溶液。

公开(公告)号：US5175124A

公开(公告)日：1992-12-29

申请号：US674000

申请日：1991-03-25

申请人： Paul M. Winebarger

发明人： Paul M. Winebarger

IPC分类号： H01L21/02 ,  H01L21/306 ,  H01L21/3213

CPC分类号： H01L21/02071 ,  H01L21/02052 ,  Y10S438/906

摘要： A process for fabricating a semiconductor device uses re-ionized water, such as carbonated water, to rinse the device while preventing microcorrosion of metal layers. In one embodiment of the invention, a semiconductor wafer is provided having an overlying metal layer and a patterned layer overlying the overlying metal layer. Selected portions of the overlying metal layer are etched using the patterned layer as an etch mask. The patterned layer is removed by immersing the device in an organic solution without affecting the remaining metal layer. The device is then rinsed in a reservoir of re-ionized water to remove the organic solution from the device while preventing microcorrosion of the remaining metal layer.

摘要翻译： 制造半导体器件的方法使用诸如碳酸水的再电离水来清洗器件，同时防止金属层的微蚀。 在本发明的一个实施例中，提供半导体晶片，其具有覆盖的金属层和覆盖上覆金属层的图案层。 使用图案化层作为蚀刻掩模蚀刻上覆金属层的选定部分。 通过将器件浸入有机溶液中而不影响剩余的金属层来除去图案化层。 然后将装置在重新离子水的储存器中漂洗以从装置中除去有机溶液，同时防止剩余金属层的微蚀。

公开(公告)号：US09463976B2

公开(公告)日：2016-10-11

申请号：US14317101

申请日：2014-06-27

申请人： Robert F. Steimle ,  Paul M. Winebarger

发明人： Robert F. Steimle ,  Paul M. Winebarger

IPC分类号： B81C1/00

CPC分类号： B81C1/00238 ,  B81B2201/0235 ,  B81B2201/0242 ,  B81C1/00246 ,  B81C1/00253

摘要： A method and apparatus are described for fabricating a high aspect ratio MEMS sensor device having multiple vertically-stacked inertial transducer elements (101B, 110D) formed in different layers of a multi-layer semiconductor structure (100) and one or more cap devices (200, 300) bonded to the multi-layer semiconductor structure (100) to protect any exposed inertial transducer element from ambient environmental conditions.

摘要翻译： 描述了一种用于制造具有形成在多层半导体结构（100）和一个或多个盖装置（200）的不同层中的多个垂直堆叠的惯性换能器元件（101B，110D）的高纵横比MEMS传感器装置的方法和装置 ，300），其结合到所述多层半导体结构（100）以保护任何暴露的惯性换能器元件免受周围环境条件的影响。

公开(公告)号：US09061885B2

公开(公告)日：2015-06-23

申请号：US14018091

申请日：2013-09-04

申请人： Lisa H. Karlin ,  Lianjun Liu ,  Alex P. Pamatat ,  Paul M. Winebarger

发明人： Lisa H. Karlin ,  Lianjun Liu ,  Alex P. Pamatat ,  Paul M. Winebarger

IPC分类号： H01L33/48 ,  H01L33/62 ,  B81B3/00 ,  B81B7/00 ,  H01L21/50 ,  H01L21/78 ,  H01L23/04 ,  H01L33/54 ,  H01L23/00

CPC分类号： B81B3/0018 ,  B81B7/007 ,  H01L21/50 ,  H01L21/78 ,  H01L23/04 ,  H01L24/94 ,  H01L24/97 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2924/1461 ,  H01L24/03 ,  H01L24/26 ,  H01L24/83 ,  H01L2224/83 ,  H01L2224/03 ,  H01L2224/27

摘要： A wafer structure (88) includes a device wafer (20) and a cap wafer (60). Semiconductor dies (22) on the device wafer (20) each include a microelectronic device (26) and terminal elements (28, 30). Barriers (36, 52) are positioned in inactive regions (32, 50) of the device wafer (20). The cap wafer (60) is coupled to the device wafer (20) and covers the semiconductor dies (22). Portions (72) of the cap wafer (60) are removed to expose the terminal elements (28, 30). The barriers (36, 52) may be taller than the elements (28, 30) and function to prevent the portions (72) from contacting the terminal elements (28, 30) when the portions (72) are removed. The wafer structure (88) is singulated to form multiple semiconductor devices (89), each device (89) including the microelectronic device (26) covered by a section of the cap wafer (60) and terminal elements (28, 30) exposed from the cap wafer (60).

摘要翻译： 晶片结构（88）包括器件晶片（20）和盖晶片（60）。 器件晶片（20）上的半导体管芯（22）各自包括微电子器件（26）和端子元件（28,30）。 阻挡层（36,52）位于器件晶片（20）的非活性区域（32,50）中。 盖晶片（60）耦合到器件晶片（20）并覆盖半导体管芯（22）。 去除盖晶片（60）的部分（72）以露出端子元件（28,30）。 障碍物（36,52）可以比元件（28,30）更高，并且用于在部分（72）被移除时防止部分（72）接触端子元件（28,30）。 晶片结构（88）被单个化以形成多个半导体器件（89），每个器件（89）包括由盖晶片（60）的一部分覆盖的微电子器件（26）和从其暴露的端子元件（28,30） 盖晶片（60）。

公开(公告)号：US20140008739A1

公开(公告)日：2014-01-09

申请号：US14018091

申请日：2013-09-04

申请人： Lisa H. Karlin ,  Lianjun Liu ,  Alex P. Pamatat ,  Paul M. Winebarger

发明人： Lisa H. Karlin ,  Lianjun Liu ,  Alex P. Pamatat ,  Paul M. Winebarger

IPC分类号： B81B3/00

CPC分类号： B81B3/0018 ,  B81B7/007 ,  H01L21/50 ,  H01L21/78 ,  H01L23/04 ,  H01L24/94 ,  H01L24/97 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2924/1461 ,  H01L24/03 ,  H01L24/26 ,  H01L24/83 ,  H01L2224/83 ,  H01L2224/03 ,  H01L2224/27

摘要： A wafer structure (88) includes a device wafer (20) and a cap wafer (60). Semiconductor dies (22) on the device wafer (20) each include a microelectronic device (26) and terminal elements (28, 30). Barriers (36, 52) are positioned in inactive regions (32, 50) of the device wafer (20). The cap wafer (60) is coupled to the device wafer (20) and covers the semiconductor dies (22). Portions (72) of the cap wafer (60) are removed to expose the terminal elements (28, 30). The barriers (36, 52) may be taller than the elements (28, 30) and function to prevent the portions (72) from contacting the terminal elements (28, 30) when the portions (72) are removed. The wafer structure (88) is singulated to form multiple semiconductor devices (89), each device (89) including the microelectronic device (26) covered by a section of the cap wafer (60) and terminal elements (28, 30) exposed from the cap wafer (60).

摘要翻译： 晶片结构（88）包括器件晶片（20）和盖晶片（60）。 器件晶片（20）上的半导体管芯（22）各自包括微电子器件（26）和端子元件（28,30）。 阻挡层（36,52）位于器件晶片（20）的非活性区域（32,50）中。 盖晶片（60）耦合到器件晶片（20）并覆盖半导体管芯（22）。 去除盖晶片（60）的部分（72）以露出端子元件（28,30）。 障碍物（36,52）可以比元件（28,30）更高，并且用于在部分（72）被移除时防止部分（72）接触端子元件（28,30）。 晶片结构（88）被单个化以形成多个半导体器件（89），每个器件（89）包括由盖晶片（60）的一部分覆盖的微电子器件（26）和从其暴露的端子元件（28,30） 盖晶片（60）。