公开(公告)号：US06989563B1

公开(公告)日：2006-01-24

申请号：US10770260

申请日：2004-02-02

申请人： Krishnashree Achuthan ,  Patrick K. Cheung ,  Cyrus Tabery ,  Jean Y. Yang ,  Ning Cheng ,  Minh Van Ngo

发明人： Krishnashree Achuthan ,  Patrick K. Cheung ,  Cyrus Tabery ,  Jean Y. Yang ,  Ning Cheng ,  Minh Van Ngo

IPC分类号： H01L29/788

CPC分类号： H01L29/7923 ,  H01L23/53295 ,  H01L23/552 ,  H01L29/66833 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of protecting a charge trapping dielectric flash memory cell from UV-induced charging, including fabricating a charge trapping dielectric flash memory cell in a semiconductor device; depositing and planarizing an interlevel dielectric layer over the charge trapping dielectric flash memory cell and depositing over the planarized interlevel dielectric layer at least one UV-protective layer, the UV-protective layer including a substantially UV-opaque material.

摘要翻译： 一种保护电荷捕获电介质闪速存储器单元免受UV感应充电的方法，包括在半导体器件中制造电荷俘获电介质闪存单元; 在电荷俘获电介质闪存单元上沉积和平坦化层间电介质层，并在平坦化的层间电介质层上沉积至少一个UV保护层，UV保护层包括基本上不透紫外线的材料。

公开(公告)号：US06787458B1

公开(公告)日：2004-09-07

申请号：US10614397

申请日：2003-07-07

申请人： Nicholas H. Tripsas ,  Matthew S. Buynoski ,  Suzette K. Pangrle ,  Uzodinma Okoroanyanwu ,  Angela T. Hui ,  Christopher F. Lyons ,  Ramkumar Subramanian ,  Sergey D. Lopatin ,  Minh Van Ngo ,  Ashok M. Khathuria ,  Mark S. Chang ,  Patrick K. Cheung ,  Jane V. Oglesby

发明人： Nicholas H. Tripsas ,  Matthew S. Buynoski ,  Suzette K. Pangrle ,  Uzodinma Okoroanyanwu ,  Angela T. Hui ,  Christopher F. Lyons ,  Ramkumar Subramanian ,  Sergey D. Lopatin ,  Minh Van Ngo ,  Ashok M. Khathuria ,  Mark S. Chang ,  Patrick K. Cheung ,  Jane V. Oglesby

IPC分类号： H01L2144

CPC分类号： H01L27/285 ,  H01L2924/0002 ,  H01L2924/00

摘要： One aspect of the present invention relates to a method of fabricating a polymer memory device in a via. The method involves providing a semiconductor substrate having at least one metal-containing layer thereon, forming at least one copper contact in the metal-containing layer, forming at least one dielectric layer over the copper contact, forming at least one via in the dielectric layer to expose at least a portion of the copper contact, forming a polymer material in a lower portion of the via, and forming a top electrode material layer in an upper portion of the via.

摘要翻译： 本发明的一个方面涉及在通孔中制造聚合物存储器件的方法。 该方法包括提供其上具有至少一个含金属层的半导体衬底，在含金属层中形成至少一个铜触点，在铜触点上形成至少一个电介质层，在电介质层中形成至少一个通孔 露出铜触点的至少一部分，在通孔的下部形成聚合物材料，并在通孔的上部形成顶部电极材料层。

公开(公告)号：US06713874B1

公开(公告)日：2004-03-30

申请号：US09817050

申请日：2001-03-27

申请人： Dawn M. Hopper ,  Lu You ,  Minh Van Ngo

发明人： Dawn M. Hopper ,  Lu You ,  Minh Van Ngo

IPC分类号： H01L2348

CPC分类号： H01L21/76801 ,  H01L21/76807 ,  H01L21/76832 ,  H01L23/3171 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/12044 ,  H01L2924/00

摘要： Degradation of organic-doped silica glass low-k inter-layer dielectrics during fabrication is significantly reduced and resolution of submicron features is improved by the formation of dual nature capping/ARC layers on inter-layer dielectric films. The capping/ARC layer is formed in-situ on the organic-doped silica glass inter-layer dielectric. The in-situ formation of the capping/ARC layer provides a strongly adhered capping/ARC layer, formed with fewer processing steps than conventional capping and ARC layers.

摘要翻译： 通过在层间电介质膜上形成双重性质覆盖/ ARC层，在制造期间降低有机掺杂石英玻璃低k层间电介质的降解显着降低，并提高亚微米特征的分辨率。 在有机掺杂的石英玻璃层间电介质上原位形成封盖/ ARC层。 封盖/ ARC层的原位形成提供了强烈粘附的封盖/ ARC层，其形成与传统封盖和ARC层相比较少的处理步骤。

公开(公告)号：US06706576B1

公开(公告)日：2004-03-16

申请号：US10096741

申请日：2002-03-14

申请人： Minh Van Ngo ,  Angela Hui

发明人： Minh Van Ngo ,  Angela Hui

IPC分类号： H01L2100

CPC分类号： H01L27/11521 ,  H01L21/3185 ,  H01L21/76802 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76829 ,  H01L27/115

摘要： The density of a deposited silicon nitride layer is increased by laser thermal annealing in N2, thereby increasing etch selectivity with respect to an overlying oxide and, hence, avoiding damage to underlying silicide layers and gates. Embodiments include laser thermal annealing a silicon nitride layer deposited as an etch stop layer, e.g., in fabricating EEPROMs, to increase its density by up to about 8%, thereby increasing its etch selectivity with respect to an overlying BPSG layer to about {fraction (1/12)} to about {fraction (1/14)}.

摘要翻译： 沉积的氮化硅层的密度通过在N 2中的激光热退火而增加，从而相对于上覆氧化物增加了蚀刻选择性，因此避免了对下面的硅化物层和栅极的损害。 实施例包括激光热退火沉积为蚀刻停止层的氮化硅层，例如在制造EEPROM中，将其密度增加高达约8％，从而将其相对于上覆的BPSG层的蚀刻选择性增加到约{部分（ 1/12至约{部分（1/14。

公开(公告)号：US06693004B1

公开(公告)日：2004-02-17

申请号：US10085318

申请日：2002-02-27

申请人： Arvind Halliyal ,  Joong S. Jeon ,  Minh Van Ngo ,  William G. En ,  Effiong Ibok

发明人： Arvind Halliyal ,  Joong S. Jeon ,  Minh Van Ngo ,  William G. En ,  Effiong Ibok

IPC分类号： H01L218242

CPC分类号： H01L21/28194 ,  H01L21/2807 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/28291 ,  H01L28/56 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

摘要： A semiconductor device and a process for fabricating the device, including, in one embodiment, a silicon substrate; a first interfacial barrier layer on the silicon substrate, in which the first interfacial barrier layer may include aluminum oxide, silicon nitride, silicon oxynitride or a mixture thereof; and a layer of a high-K dielectric material. The device may further include a second interfacial barrier layer on the high-K dielectric material layer, and may further include a polysilicon or polysilicon-germanium gate electrode formed on the second interfacial barrier layer.

摘要翻译： 一种半导体器件和用于制造器件的工艺，在一个实施例中包括硅衬底; 硅衬底上的第一界面阻挡层，其中第一界面阻挡层可以包括氧化铝，氮化硅，氮氧化硅或其混合物; 和一层高K电介质材料。 该器件还可以包括在高K电介质材料层上的第二界面阻挡层，并且还可以包括形成在第二界面阻挡层上的多晶硅或多晶硅 - 锗栅电极。

公开(公告)号：US06638861B1

公开(公告)日：2003-10-28

申请号：US09986263

申请日：2001-11-08

申请人： Minh Van Ngo ,  Eric Paton

发明人： Minh Van Ngo ,  Eric Paton

IPC分类号： H01L2144

CPC分类号： C25D5/50 ,  H01L21/76882

摘要： Reliable contacts/vias are formed by filling an opening in a dielectric layer with W and laser thermal annealing to eliminate or significantly reduce voids. Embodiments include depositing W to fill a contact/via opening in an interlayer dielectric, laser thermal annealing in N2 to elevate the temperature of the W filling the contact/via opening and reflow the W thereby eliminating voids. Embodiments include conducting CMP either before or subsequent to laser thermal annealing.

摘要翻译： 通过用W和激光热退火填充介电层中的开口来形成可靠的触点/通孔，以消除或显着减少空隙。 实施例包括沉积W以填充层间电介质中的接触/通孔开口，在N2中进行激光热退火以升高填充接触/通孔开口的W的温度并回流W，从而消除空隙。 实施例包括在激光热退火之前或之后进行CMP。

公开(公告)号：US06617215B1

公开(公告)日：2003-09-09

申请号：US10109235

申请日：2002-03-27

申请人： Arvind Halliyal ,  Tazrien Kamal ,  Minh Van Ngo ,  Mark T. Ramsbey ,  Jeffrey A. Shields ,  Jean Y. Yang ,  Emmanuil Lingunis ,  Angela T. Hui ,  Jusuke Ogura

发明人： Arvind Halliyal ,  Tazrien Kamal ,  Minh Van Ngo ,  Mark T. Ramsbey ,  Jeffrey A. Shields ,  Jean Y. Yang ,  Emmanuil Lingunis ,  Angela T. Hui ,  Jusuke Ogura

IPC分类号： H01L21336

CPC分类号： H01L27/11568 ,  H01L21/0332 ,  H01L21/32139 ,  H01L27/115

摘要： A manufacturing method for a MirrorBit® Flash memory includes providing a semiconductor substrate and depositing a charge-trapping dielectric material. First and second bitlines are implanted and a wordline material is deposited. A hard mask material is deposited over the wordline material. The hard mask material is of a material having the characteristic of being deposited rather than grown. A photoresist material is deposited over the wordline material and is patterned to form a patterned hard mask. The patterned photoresist material is removed. The wordline material is processed using the patterned hard mask to form a wordline. The patterned hard mask material is removed.

摘要翻译： 用于MirrorBit（R）闪存的制造方法包括提供半导体衬底和沉积电荷俘获电介质材料。 植入第一和第二位线，并存放字线材料。 硬掩模材料沉积在字线材料上。 硬掩模材料是具有沉积而不是生长的特征的材料。 光致抗蚀剂材料沉积在字线材料上并被图案化以形成图案化的硬掩模。 去除图案化的光致抗蚀剂材料。 使用图案化的硬掩模处理字线材料以形成字线。 去除图案化的硬掩模材料。

公开(公告)号：US06599827B1

公开(公告)日：2003-07-29

申请号：US09846273

申请日：2001-05-02

申请人： Minh Van Ngo ,  Steven C. Avanzino ,  Amit P. Marathe ,  Hartmut Ruelke

发明人： Minh Van Ngo ,  Steven C. Avanzino ,  Amit P. Marathe ,  Hartmut Ruelke

IPC分类号： H01L214763

CPC分类号： H01L21/76834 ,  H01L21/76883

摘要： The electromigration resistance of capped Cu or Cu alloy interconnects is significantly improved by pumping out the deposition chamber after treating the exposed planarized surface of the Cu or Cu alloy with an ammonia-containing plasma, introducing NH3 and N2 into the deposition chamber, and then ramping up the introduction of SiH4 prior to initiating deposition of a silicon nitride capping layer. Embodiments include ramping up the introduction of SiH4 in two stages prior to initiating plasma enhanced chemical vapor deposition of the silicon nitride capping layer.

摘要翻译： 通过在用含氨的等离子体处理暴露的Cu或Cu合金的平坦化表面之后，通过泵出沉积室来显着改善封盖的Cu或Cu合金互连的电迁移电阻，将NH 3和N 2引入沉积室，然后斜坡 在开始沉积氮化硅覆盖层之前引入SiH4。 实施例包括在引发氮化硅覆盖层的等离子体增强化学气相沉积之前分两阶段引入SiH4。

公开(公告)号：US06566252B1

公开(公告)日：2003-05-20

申请号：US09689144

申请日：2000-10-11

申请人： Paul R. Besser ,  Minh Van Ngo

发明人： Paul R. Besser ,  Minh Van Ngo

IPC分类号： H01L2144

CPC分类号： H01L21/02164 ,  H01L21/02274 ,  H01L21/31612 ,  H01L21/76801

摘要： A method for making 0.25 micron semiconductor chips includes using TEOS as the high density plasma (HDP) inter-layer dielectric (ILD). More specifically, after establishing a predetermined aluminum line pattern on a substrate, TEOS is deposited and simultaneously with the TEOS deposition, excess TEOS is etched away, thereby avoiding hydrogen embrittlement of and subsequent void formation in the aluminum lines that could otherwise occur if silane were used as the HDP ILD.

摘要翻译： 制造0.25微米半导体芯片的方法包括使用TEOS作为高密度等离子体（HDP）层间电介质（ILD）。 更具体地说，在基板上建立预定的铝线图案之后，TEOS沉积并与TEOS沉积同时被蚀刻掉，从而避免了铝线中的氢脆化和随后的空隙形成，否则如果硅烷是 用作HDP ILD。

公开(公告)号：US06534869B2

公开(公告)日：2003-03-18

申请号：US09128057

申请日：1998-07-29

申请人： Bryan Tracy ,  Paul R. Besser ,  Minh Van Ngo

发明人： Bryan Tracy ,  Paul R. Besser ,  Minh Van Ngo

IPC分类号： H01L2352

CPC分类号： H01L21/76858 ,  H01L21/76841 ,  H01L21/7685 ,  H01L21/76885 ,  H01L23/53223 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for making 0.25-micron semiconductor chips includes annealing the metal interconnect lines prior to depositing an inter-layer dielectric (ILD) between the lines. During annealing, an alloy of aluminum and titanium forms first, which subsequently volumetrically contracts, thereby forming a titanium aluminide compound, with the contraction being absorbed by the aluminum. Because the alloy is reacted to form the metal compound prior to ILD deposition, however, the aluminum is not constrained by the ILD when it attempts to absorb the contraction of the alloy. Consequently, the likelihood of undesirable void formation in the interconnect lines is reduced.

摘要翻译： 制造0.25微米半导体芯片的方法包括在线之间沉积层间电介质（ILD）之前退火金属互连线。 在退火过程中，首先形成铝和钛的合金，其随后体积收缩，由此形成铝化铝化合物，其中收缩被铝吸收。 因为在ILD沉积之前合金反应形成金属化合物，所以当它尝试吸收合金的收缩时，铝不受ILD的约束。 因此，互连线中不希望的空隙形成的可能性降低。