公开(公告)号：US06573777B2

公开(公告)日：2003-06-03

申请号：US09893870

申请日：2001-06-29

申请人： Martin Saint-Laurent ,  Haytham Samarchi

发明人： Martin Saint-Laurent ,  Haytham Samarchi

IPC分类号： H03H1126

CPC分类号： H03H11/265 ,  H03K5/133 ,  H03K2005/00065 ,  H03K2005/00221

摘要： A clock distribution network is provided which includes variable-delay element. The variable-delay element consists of an inverter and a digitally adjustable resistor. The digitally adjustable resistor includes a plurality of transistors provided in plurality of rows and a plurality of columns. The variable-delay element functions logically equivalent to the inverter in which the delay is varied in accordance with the variance in resistance of the digitally adjustable resistor.

摘要翻译： 提供了包括可变延迟元件的时钟分配网络。 可变延迟元件由反相器和数字可调电阻组成。 数字可调电阻器包括设置在多行和多列中的多个晶体管。 可变延迟元件在逻辑上等效于延迟根据数字可调电阻器的电阻变化而变化的逆变器。

公开(公告)号：US20130076424A1

公开(公告)日：2013-03-28

申请号：US13242469

申请日：2011-09-23

申请人： Baker S. Mohammad ,  Paul D. Bassett ,  Martin Saint-Laurent

发明人： Baker S. Mohammad ,  Paul D. Bassett ,  Martin Saint-Laurent

IPC分类号： H03H11/26

CPC分类号： G06F13/4077 ,  G06F13/4072 ,  G06F13/4291 ,  H03K3/356069 ,  H03K3/356113 ,  H03K5/15 ,  Y02D10/14 ,  Y02D10/151

摘要： A device includes a plurality of driver circuits coupled to a plurality of bus lines. A first driver circuit of the plurality of driver circuits is coupled to a first bus line of the plurality of bus lines. The first driver circuit includes one of a skewed inverter, a level shifter, a latch, and a sense amplifier configured to produce an output signal that transitions after a first delay in response to a first digital value transition of an input signal from high to low and transitions after a second delay in response to a second digital value transition of the input signal from low to high. The first delay is different from the second delay by an amount sufficient to reduce power related to transmission of signals over the first bus line and over a second bus line in close physical proximity to the first bus line.

摘要翻译： 一种装置包括耦合到多条总线线路的多个驱动电路。 多个驱动器电路的第一驱动电路耦合到多条总线的第一总线。 第一驱动器电路包括偏置反相器，电平移位器，锁存器和读出放大器之一，其被配置为产生响应于输入信号从高到低的第一数字值转换的第一延迟之后转变的输出信号 并且响应于输入信号从低到高的第二数字值转换而在第二延迟之后转变。 第一延迟与第二延迟不同，其量足以减少与第一总线线路上的信号的传输相关的功率，并且在与第一总线线路紧密接近的第二总线上。

公开(公告)号：US20130039133A1

公开(公告)日：2013-02-14

申请号：US13208450

申请日：2011-08-12

申请人： Christopher Edward Koob ,  Jen Tsung Lin ,  Manojkumar Pyla ,  Martin Saint-Laurent

发明人： Christopher Edward Koob ,  Jen Tsung Lin ,  Manojkumar Pyla ,  Martin Saint-Laurent

IPC分类号： G11C5/14

CPC分类号： G06F5/06 ,  G06F5/10 ,  G06F5/14 ,  G06F2205/102 ,  G11C5/145

摘要： According to an embodiment, an apparatus includes a data storage device. Data to be stored in the data storage device is level shifted from a first voltage domain to a second voltage domain prior to being stored within the data storage device. The data storage device is powered by the second voltage domain. The apparatus further includes a circuit that is powered by the second voltage domain and that is responsive to data output by the data storage device.

摘要翻译： 根据实施例，一种装置包括数据存储装置。 要存储在数据存储设备中的数据在被存储在数据存储设备中之前从第一电压域电平移位到第二电压域。 数据存储设备由第二电压域供电。 该装置还包括由第二电压域供电并且响应于数据存储装置输出的数据的电路。

公开(公告)号：US07724058B2

公开(公告)日：2010-05-25

申请号：US11930915

申请日：2007-10-31

申请人： Martin Saint-Laurent ,  Paul Bassett

发明人： Martin Saint-Laurent ,  Paul Bassett

IPC分类号： H03K3/00

CPC分类号： H03K3/037 ,  H03K3/356043 ,  H03K5/135

摘要： The disclosure includes a latch structure and self-adjusting pulse generator using the latch. In an embodiment, the system includes a first latch and a pulse generator coupled to provide a timing signal to the first latch. The pulse generator includes a second latch that has characteristics matching the first latch.

摘要翻译： 本公开包括使用锁存器的锁存结构和自调整脉冲发生器。 在一个实施例中，系统包括第一锁存器和连接到第一锁存器的定时信号的脉冲发生器。 脉冲发生器包括具有与第一锁存器匹配的特性的第二锁存器。

公开(公告)号：US20090210728A1

公开(公告)日：2009-08-20

申请号：US12032059

申请日：2008-02-15

申请人： Martin Saint-Laurent ,  Jentsung Lin

发明人： Martin Saint-Laurent ,  Jentsung Lin

IPC分类号： G06F1/00

CPC分类号： H03K19/0016

摘要： A circuit for reducing sleep state current leakage is described. The circuit includes a hardware unit selected from at least one of a latch, a flip-flop, a comparator, a multiplexer, or an adder. The hardware unit includes a first node. The hardware unit further includes a sleep enabled combinational logic coupled to the first node, wherein a value of the first node is preserved during a sleep state.

摘要翻译： 描述了一种用于降低睡眠状态电流泄漏的电路。 该电路包括从锁存器，触发器，比较器，多路复用器或加法器中的至少一个中选择的硬件单元。 硬件单元包括第一节点。 硬件单元还包括耦合到第一节点的启用睡眠的组合逻辑，其中在睡眠状态期间保留第一节点的值。

公开(公告)号：US20090108895A1

公开(公告)日：2009-04-30

申请号：US11930915

申请日：2007-10-31

申请人： Martin Saint-Laurent ,  Paul Bassett

发明人： Martin Saint-Laurent ,  Paul Bassett

IPC分类号： H03K5/04 ,  H03K3/00

CPC分类号： H03K3/037 ,  H03K3/356043 ,  H03K5/135

摘要： The disclosure includes a latch structure and self-adjusting pulse generator using the latch. In an embodiment, the system includes a first latch and a pulse generator coupled to provide a timing signal to the first latch. The pulse generator includes a second latch that has characteristics matching the first latch.

摘要翻译： 本公开包括使用锁存器的锁存结构和自调整脉冲发生器。 在一个实施例中，系统包括第一锁存器和连接到第一锁存器的定时信号的脉冲发生器。 脉冲发生器包括具有与第一锁存器匹配的特性的第二锁存器。

公开(公告)号：US07317342B2

公开(公告)日：2008-01-08

申请号：US11224820

申请日：2005-09-13

申请人： Martin Saint-Laurent

发明人： Martin Saint-Laurent

IPC分类号： G06F1/04

CPC分类号： G06F1/10 ,  H03K5/133 ,  H03K5/1506 ,  H03K2005/00039 ,  H03K2005/00065 ,  H03L7/07 ,  H03L7/0812 ,  H03L7/0814 ,  H03L7/085 ,  H03L7/0995

摘要： A clock distribution network for clock distribution in an integrated circuit (IC) using digital feedback for skew compensation and jitter filtering. In an embodiment, a number of clock processor nodes are distributed throughout the clock distribution network on the IC at respective local clock regions. A master clock generator generates a master clock for distribution to the clock processor nodes, via the clock distribution network, to compensate clock skew and filter clock jitter locally at the respective local clock regions.

摘要翻译： 用于使用数字反馈进行偏移补偿和抖动滤波的集成电路（IC）中时钟分配的时钟分配网络。 在一个实施例中，多个时钟处理器节点分布在IC的各个本地时钟区域的整个时钟分配网络中。 主时钟发生器通过时钟分配网络产生主时钟，用于分配给时钟处理器节点，以补偿时钟偏移并且在相应的本地时钟区域局部滤波时钟抖动。

公开(公告)号：US06943610B2

公开(公告)日：2005-09-13

申请号：US10125591

申请日：2002-04-19

申请人： Martin Saint-Laurent

发明人： Martin Saint-Laurent

IPC分类号： G06F1/10 ,  H03K5/00 ,  H03K5/13 ,  H03K5/15 ,  H03L7/07 ,  H03L7/081 ,  H03L7/085 ,  H03L7/099 ,  G06F1/04

CPC分类号： G06F1/10 ,  H03K5/133 ,  H03K5/1506 ,  H03K2005/00039 ,  H03K2005/00065 ,  H03L7/07 ,  H03L7/0812 ,  H03L7/0814 ,  H03L7/085 ,  H03L7/0995

摘要： A clock distribution network for clock distribution in an integrated circuit (IC) using digital feedback for skew compensation and jitter filtering. In an embodiment, a number of clock processor nodes are distributed throughout the clock distribution network on the IC at respective local clock regions. A master clock generator generates a master clock for distribution to the clock processor nodes, via the clock distribution network, to compensate clock skew and filter clock jitter locally at the respective local clock regions.

摘要翻译： 用于使用数字反馈进行偏移补偿和抖动滤波的集成电路（IC）中时钟分配的时钟分配网络。 在一个实施例中，多个时钟处理器节点分布在IC的各个本地时钟区域的整个时钟分配网络中。 主时钟发生器通过时钟分配网络产生主时钟，用于分配给时钟处理器节点，以补偿时钟偏移并且在相应的本地时钟区域局部滤波时钟抖动。

公开(公告)号：US08994458B2

公开(公告)日：2015-03-31

申请号：US13291206

申请日：2011-11-08

申请人： Martin Saint-Laurent

发明人： Martin Saint-Laurent

IPC分类号： H03L7/085 ,  H03L7/00 ,  G06F1/10

CPC分类号： H03L7/00 ,  G06F1/10 ,  H03L7/0995 ,  H03L7/16 ,  H03L2207/06

摘要： A method includes determining a control setting and selectively stopping oscillation of an oscillator after a time period. The oscillator is configured to remain in an active mode after the time period. The method further includes applying the control setting to the oscillator.

摘要翻译： 一种方法包括确定控制设置并且选择性地在一段时间之后停止振荡器的振荡。 振荡器被配置为在该时间段之后保持在活动模式。 该方法还包括将控制设置应用于振荡器。

公开(公告)号：US20130113530A1

公开(公告)日：2013-05-09

申请号：US13291206

申请日：2011-11-08

申请人： Martin Saint-Laurent

发明人： Martin Saint-Laurent

IPC分类号： H03L7/00

CPC分类号： H03L7/00 ,  G06F1/10 ,  H03L7/0995 ,  H03L7/16 ,  H03L2207/06

摘要： A method includes determining a control setting and selectively stopping oscillation of an oscillator after a time period. The oscillator is configured to remain in an active mode after the time period. The method further includes applying the control setting to the oscillator.

摘要翻译： 一种方法包括确定控制设置并且选择性地在一段时间之后停止振荡器的振荡。 振荡器被配置为在该时间段之后保持在活动模式。 该方法还包括将控制设置应用于振荡器。