公开(公告)号：US20050095763A1

公开(公告)日：2005-05-05

申请号：US10696346

申请日：2003-10-29

申请人： Srikanth Samavedam ,  James Schaeffer ,  Philip Tobin ,  Bikas Maiti ,  Joseph Mogab

发明人： Srikanth Samavedam ,  James Schaeffer ,  Philip Tobin ,  Bikas Maiti ,  Joseph Mogab

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/49 ,  H01L29/51 ,  H01L29/78 ,  H01L21/4763 ,  H01L21/8234

CPC分类号： H01L29/495 ,  H01L21/28079 ,  H01L21/823842 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6659 ,  H01L29/7833

摘要： In one embodiment, metal boride (MBx), metal carbide (MCx), metal carbo-nitrides (MCxNy), metal boro-carbide (MBxCy), metal boro-nitride (MBxNy) or metal boro-carbo-nitride (MBxCyNz), wherein the metal is a transition metal (Group III-XII of the periodic chart) may be suitable as NMOS gate electrode materials. Such materials, such as TaC and LaB6, can be formed to have work functions that are within approximately 4-4.3 eV, which is desirable for NMOS transistors. In addition, the amount of carbon or nitrogen can be adjusting the amount of carbon or nitrogen in the precursor to achieve a predetermined metal work function.

摘要翻译： 在一个实施方案中，金属硼化物（MB xS x），金属碳化物（MC xS），金属碳氮化物（MC x N x N） 金属硼化物（MB x x C y），金属硼氮化物（MB x N x N） 或金属硼 - 碳氮化物（金属氧化物），其中金属是过渡金属 （周期图的III-XII族）可以适合作为NMOS栅电极材料。 这种材料，例如TaC和LaB 6，可以形成为具有大约4-4.3eV的功函数，这对NMOS晶体管是期望的。 此外，碳或氮的量可以调节前体中的碳或氮的量以实现预定的金属功能。

公开(公告)号：US08264896B2

公开(公告)日：2012-09-11

申请号：US12183767

申请日：2008-07-31

申请人： Bikas Maiti ,  Lawrence N. Herr ,  Rajesh R. Kini ,  Tam M. Tran

发明人： Bikas Maiti ,  Lawrence N. Herr ,  Rajesh R. Kini ,  Tam M. Tran

IPC分类号： G11C7/00 ,  G11C5/14

CPC分类号： G11C7/02 ,  G11C11/419

摘要： An integrated circuit comprises a plurality of memory cells and an array supply voltage control circuit. The plurality of memory cells are organized in rows and columns. A row comprises a word line and all of the memory cells coupled to the word line. A column comprises a bit line pair and all of the memory cells coupled to the bit line pair. The array supply voltage control circuit is coupled to the plurality of memory cells. The array supply voltage control circuit is for receiving a power supply voltage and for providing a reduced power supply voltage to memory cells of a selected column during a write operation in response to a voltage differential on the bit line pair of the selected column.

摘要翻译： 集成电路包括多个存储单元和阵列电源电压控制电路。 多个存储单元以行和列组织。 行包括字线和耦合到字线的所有存储器单元。 列包括位线对和耦合到位线对的所有存储器单元。 阵列电源电压控制电路耦合到多个存储单元。 阵列电源电压控制电路用于接收电源电压，并且在写操作期间响应于所选列的位线对上的电压差，向所选列的存储单元提供降低的电源电压。

公开(公告)号：US08116153B2

公开(公告)日：2012-02-14

申请号：US12687847

申请日：2010-01-14

申请人： Manmohan Rana ,  Bikas Maiti ,  Ashish Sharma

发明人： Manmohan Rana ,  Bikas Maiti ,  Ashish Sharma

IPC分类号： G11C7/00

CPC分类号： G11C17/18 ,  G11C17/12

摘要： A Read Only Memory (ROM) device includes a ROM array, a row address decoder, a column address decoder, a column multiplexer, and a control circuit. Data is stored in bit cells in the ROM array. The control circuit generates control signals for reading the ROM. The row address decoder selects a word line. The column address decoder enables a bit line. The data is sensed from a bit cell corresponding to the selected word line and the enabled bit line by a corresponding sense amplifier and delivered on a data output pin of the ROM. The control signals for enabling the bit line and the sense amplifier operate at a higher voltage than supply voltage of the ROM. This reduces the ROM read time.

摘要翻译： 只读存储器（ROM）装置包括ROM阵列，行地址解码器，列地址解码器，列复用器和控制电路。 数据存储在ROM阵列中的位单元格中。 控制电路产生用于读取ROM的控制信号。 行地址解码器选择字线。 列地址解码器启用位线。 通过对应的读出放大器从对应于所选字线和使能位线的位单元中感测数据，并传送到ROM的数据输出引脚。 用于使位线和读出放大器的控制信号的工作电压高于ROM的电源电压。 这减少了ROM读取时间。

公开(公告)号：US5861347A

公开(公告)日：1999-01-19

申请号：US887692

申请日：1997-07-03

申请人： Bikas Maiti ,  Wayne Paulson ,  James Heddleson

发明人： Bikas Maiti ,  Wayne Paulson ,  James Heddleson

IPC分类号： H01L21/28 ,  H01L21/8247 ,  H01L27/105 ,  H01L21/70

CPC分类号： H01L21/28211 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11546 ,  Y10S148/117 ,  Y10S148/163 ,  Y10S438/981

摘要： A method for form an integrated circuit device begins by growing a tunnel oxide (22). The tunnel oxide is exposed to a nitrogen containing ambient whereby nitrogen is incorporated at atomic locations at the interface between the tunnel oxide (22) and a substrate (11). This tunnel oxide and nitrogen exposure is performed for all of a floating gate active area (12), a high voltage active area (14) and a logic gate active area (16). A floating gate electrode (24) and interpoly dielectric regions (26 through 30) are then formed in the floating gate region (12). The tunnel oxide (22) is etched from the active areas (14 and 16) whereby nitrogen contamination (32) may remain. An optional sacrificial oxidation and a low temperature 830.degree. C. wet oxidation process utilizing HCL, H2 and O2 is then used to grow a high voltage gate dielectric (34) which has been shown to improve charge to breakdown characteristics by a factor of 1,000. After the formation of the high voltage gate oxide (34), a lower voltage logic gate oxide (36) is then formed.

摘要翻译： 形成集成电路器件的方法是通过生长隧道氧化物（22）开始的。 将隧道氧化物暴露于含氮环境，由此在隧道氧化物（22）和衬底（11）之间的界面处的原子位置处并入氮。 对于浮动栅极有源区域（12），高电压有源区域（14）和逻辑门有源区域（16）的全部，执行隧道氧化物和氮暴露。 然后在浮动栅极区域（12）中形成浮置栅电极（24）和多晶硅互连区域（26至30）。 从活性区域（14和16）蚀刻隧道氧化物（22），由此可以保留氮污染物（32）。 然后使用可选的牺牲氧化和低温830℃的使用HCL，H 2和O 2的湿式氧化方法来生长高电压栅极电介质（34），其已经显示出将击穿特性的电荷提高了1000倍。 在形成高压栅极氧化物（34）之后，形成较低电压的逻辑栅氧化层（36）。

公开(公告)号：US08611172B2

公开(公告)日：2013-12-17

申请号：US13476218

申请日：2012-05-21

申请人： Amaranth Shyanmugam ,  Bikas Maiti ,  Vincent Phillipe Schuppe ,  Yew Keong Chong ,  Martin Jay Kinkade ,  Hsin-Yu Chen

发明人： Amaranth Shyanmugam ,  Bikas Maiti ,  Vincent Phillipe Schuppe ,  Yew Keong Chong ,  Martin Jay Kinkade ,  Hsin-Yu Chen

IPC分类号： G11C7/00

CPC分类号： G11C7/02 ,  G11C8/08 ,  G11C11/418

摘要： A semiconductor memory storage device having a plurality of storage cells for storing data, each storage cell comprising an access control device and access control circuitry. The access control circuitry is configured to respond to a data access request signal to access a selected storage cell connected to a corresponding selected access control line to: control the voltage control switching circuitry to connect the at least one capacitor to the voltage supply line such that the at least one capacitor is charged by the voltage supply line and a voltage level on the voltage supply line is reduced; and to control the access control line switching circuitry to connect the selected access control line to the voltage supply line having the reduced voltage level.

摘要翻译： 一种具有用于存储数据的多个存储单元的半导体存储器存储装置，每个存储单元包括访问控制装置和访问控制电路。 访问控制电路被配置为响应数据访问请求信号以访问连接到相应的所选访问控制线路的所选择的存储单元，以便：控制电压控制切换电路以将至少一个电容器连接到电压供应线，使得 所述至少一个电容器由所述电压供给线充电，并且所述电压供给线上的电压电平减小; 并且控制访问控制线路切换电路将所选择的访问控制线路连接到具有降低的电压电平的电压供应线路。

公开(公告)号：US6049114A

公开(公告)日：2000-04-11

申请号：US118877

申请日：1998-07-20

申请人： Bikas Maiti ,  Jon Candelaria ,  Jian Chen

发明人： Bikas Maiti ,  Jon Candelaria ,  Jian Chen

IPC分类号： H01L21/265 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/49 ,  H01L29/76

CPC分类号： H01L29/6659 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/6656 ,  H01L21/26586 ,  H01L29/1083 ,  Y10S257/90

摘要： A method of forming a semiconductor device includes providing a substrate (10) and depositing a gate dielectric (12) overlying the substrate (10). A gate is formed overlying the gate dielectric (12). The gate has a first sidewall and comprises a metal-containing layer (14) overlying the gate dielectric (12). A first spacer layer (20) is deposited over the gate and the substrate (10). A portion of the first spacer layer along the first sidewall forms a first spacer (22). A liner layer (30) is deposited over the gate and the substrate (10), and a second spacer layer (32) is deposited over the liner layer (30). The second spacer layer (32) is etched to leave a portion of the second spacer layer (32) along the first sidewall to form a second spacer (34). Also disclosed is a metal gate structure of a semiconductor device.

摘要翻译： 形成半导体器件的方法包括提供衬底（10）并沉积覆盖衬底（10）的栅极电介质（12）。 形成栅极覆盖栅极电介质（12）。 栅极具有第一侧壁并且包括覆盖栅极电介质（12）的含金属层（14）。 在栅极和衬底（10）上沉积第一间隔层（20）。 沿着第一侧壁的第一间隔层的一部分形成第一间隔物（22）。 衬底层（30）沉积在栅极和衬底（10）上，并且第二间隔层（32）沉积在衬垫层（30）上。 第二间隔层（32）被蚀刻以留下第二间隔层（32）的一部分沿第一侧壁形成第二间隔物（34）。 还公开了半导体器件的金属栅极结构。

公开(公告)号：US20130308407A1

公开(公告)日：2013-11-21

申请号：US13476218

申请日：2012-05-21

申请人： Amaranth Shyanmugam ,  Bikas Maiti ,  Vincent Philippe Schuppe ,  Yew Keong Chong ,  Martin Jay Kinkade ,  Hsin-Yu Chen

发明人： Amaranth Shyanmugam ,  Bikas Maiti ,  Vincent Philippe Schuppe ,  Yew Keong Chong ,  Martin Jay Kinkade ,  Hsin-Yu Chen

IPC分类号： G11C5/14

CPC分类号： G11C7/02 ,  G11C8/08 ,  G11C11/418

摘要： A semiconductor memory storage device having a plurality of storage cells for storing data, each storage cell comprising an access control device and access control circuitry. The access control circuitry is configured to respond to a data access request signal to access a selected storage cell connected to a corresponding selected access control line to: control the voltage control switching circuitry to connect the at least one capacitor to the voltage supply line such that the at least one capacitor is charged by the voltage supply line and a voltage level on the voltage supply line is reduced; and to control the access control line switching circuitry to connect the selected access control line to the voltage supply line having the reduced voltage level.

摘要翻译： 一种具有用于存储数据的多个存储单元的半导体存储器存储装置，每个存储单元包括访问控制装置和访问控制电路。 访问控制电路被配置为响应数据访问请求信号以访问连接到相应的所选访问控制线路的所选择的存储单元，以便：控制电压控制切换电路以将至少一个电容器连接到电压供应线，使得 所述至少一个电容器由所述电压供给线充电，并且所述电压供给线上的电压电平减小; 并且控制访问控制线路切换电路将所选择的访问控制线路连接到具有降低的电压电平的电压供应线路。

公开(公告)号：US20100208506A1

公开(公告)日：2010-08-19

申请号：US12687847

申请日：2010-01-14

申请人： Manmohan RANA ,  Bikas Maiti ,  Ashish Sharma

发明人： Manmohan RANA ,  Bikas Maiti ,  Ashish Sharma

IPC分类号： G11C17/00 ,  G11C7/00 ,  G11C8/10

CPC分类号： G11C17/18 ,  G11C17/12

摘要： A Read Only Memory (ROM) device includes a ROM array, a row address decoder, a column address decoder, a column multiplexer, and a control circuit. Data is stored in bit cells in the ROM array. The control circuit generates control signals for reading the ROM. The row address decoder selects a word line. The column address decoder enables a bit line. The data is sensed from a bit cell corresponding to the selected word line and the enabled bit line by a corresponding sense amplifier and delivered on a data output pin of the ROM. The control signals for enabling the bit line and the sense amplifier operate at a higher voltage than supply voltage of the ROM. This reduces the ROM read time.

摘要翻译： 只读存储器（ROM）装置包括ROM阵列，行地址解码器，列地址解码器，列复用器和控制电路。 数据存储在ROM阵列中的位单元格中。 控制电路产生用于读取ROM的控制信号。 行地址解码器选择字线。 列地址解码器启用位线。 通过对应的读出放大器从对应于所选字线和使能位线的位单元中感测数据，并传送到ROM的数据输出引脚。 用于使位线和读出放大器的控制信号的工作电压高于ROM的电源电压。 这减少了ROM读取时间。