公开(公告)号：US07592230B2

公开(公告)日：2009-09-22

申请号：US11510552

申请日：2006-08-25

申请人： Edouard D. de Frésart ,  Robert W. Baird

发明人： Edouard D. de Frésart ,  Robert W. Baird

IPC分类号： H01L21/336

CPC分类号： H01L29/66348 ,  H01L29/73 ,  H01L29/7397

摘要： Means and methods are provided for trench TMOS devices (41-10, 11, 12), comprising, providing a first semiconductor (53, 53′) of a first composition having an upper surface (541), with a body portion (54) proximate the upper surface (541), a drift portion (46, 83) spaced apart from the upper surface (541) and a trench (49, 49′) having sidewalls (493) extending from the upper surface (541) into the drift portion (46, 83). A second semiconductor (56) adapted to provide a higher mobility layer is applied on the trench sidewalls (493) where parts (78) of the body portion (54) are exposed. A dielectric (70) covers the higher mobility layer (56) and separates it from a control gate (72) in the trench (49, 49′). Source regions (68) formed in the body portion (54) proximate the upper surface (491) communicate with the higher mobility layer (56). When biased, source-drain current (87, 87′) flows from the source regions (68) through gate induced channels (78) in the higher mobility layer (56) and into the drift portion (46, 83) where it is extracted by a drain (42) or other connection coupled to the drift portion (46, 83).

摘要翻译： 提供了用于沟槽TMOS器件（41-10,11,12）的方法和方法，包括：提供具有上表面（541）的第一组合物的第一半导体（53,53'）与主体部分（54） 邻近上表面（541），与上表面（541）间隔开的漂移部分（46,83）和具有从上表面（541）延伸到漂移体（491）中的侧壁（493）的沟槽 部分（46,83）。 适于提供更高迁移率层的第二半导体（56）被施加在主体部分（54）的部分（78）暴露的沟槽侧壁（493）上。 电介质（70）覆盖高迁移率层（56）并将其与沟槽（49,49'）中的控制栅极（72）分离。 形成在靠近上表面（491）的主体部分（54）中的源区（68）与较高迁移率层（56）连通。 当偏置时，源极 - 漏极电流（87,87'）从源极区（68）流过高迁移率层（56）中的栅极感应通道（78）并流入其中被提取的漂移部分（46,83） 通过连接到漂移部分（46,83）的排水（42）或其它连接。

公开(公告)号：US20080048175A1

公开(公告)日：2008-02-28

申请号：US11510030

申请日：2006-08-25

申请人： Edouard D. de Frésart

发明人： Edouard D. de Frésart

IPC分类号： H01L31/00

CPC分类号： H01L29/7802 ,  H01L29/0634 ,  H01L29/165 ,  H01L29/205 ,  H01L29/267 ,  H01L29/66712 ,  H01L29/73 ,  H01L29/772 ,  H01L29/7848 ,  H01L29/861 ,  Y10S438/912

摘要： Semiconductor structures and methods are provided for a semiconductor device (54-11, 54-12) employing a superjunction structure (81). The method comprises, forming (52-6) first spaced-apart regions (70-1, 70-2, 70-3, 70-4, etc.) of a first semiconductor material (70) of a first conductivity type, forming (52-9) second spaced-apart regions (74-1, 74-2, 74-3, etc.) of a second semiconductor material (74) of opposite conductivity type interleaved with the first space-apart regions (70-1, 70-2, 70-3, 70-4, etc.) with PN junctions therebetween, thereby forming a superjunction structure, wherein the second regions have higher mobility than the first regions for the same carrier type. Other regions (88) are provided in contact with the superjunction structure (81) to direct control current flow therethrough. In a preferred embodiment, the first material (70) is relaxed SiGe and the second material (74) is strained silicon.

摘要翻译： 半导体结构和方法被提供用于采用超结构结构（81）的半导体器件（54-11,54-12）。 该方法包括：形成第一导电类型的第一半导体材料（70）的第一间隔开的第一间隔开的区域（70-1,70-2,73-3,70-4等），形成 （52-9）与第一间隔开区域（70-1）交错的相反导电类型的第二半导体材料（74）的第二间隔区域（74-1,74-2,74-3等） ，70-2,70-3,30-4等），其间具有PN结，从而形成超结构结构，其中第二区具有比相同载流子类型的第一区更高的迁移率。 提供与超结构结构（81）接触的其它区域（88）以引导其中的控制电流流动。 在优选实施例中，第一材料（70）是松弛的SiGe，第二材料（74）是应变硅。

公开(公告)号：US08895394B2

公开(公告)日：2014-11-25

申请号：US13528375

申请日：2012-06-20

申请人： Ganming Qin ,  Edouard D. de Frésart ,  Peilin Wang ,  Pon S. Ku

发明人： Ganming Qin ,  Edouard D. de Frésart ,  Peilin Wang ,  Pon S. Ku

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/66

CPC分类号： H01L29/7813 ,  H01L21/26586 ,  H01L29/66727 ,  H01L29/66734

摘要： A high voltage vertical field effect transistor device (101) is fabricated in a substrate (102, 104) using angled implantations (116, 120) into trench sidewalls formed above recessed gate poly layers (114) to form self-aligned N+ regions (123) adjacent to the trenches and along an upper region of an elevated substrate. With a trench fill insulator layer (124) formed over the recessed gate poly layers (114), self-aligned P+ body contact regions (128) are implanted into the elevated substrate without counter-doping the self-aligned N+ regions (123), and a subsequent recess etch removes the elevated substrate, leaving self-aligned N+ source regions (135-142) and P+ body contact regions (130-134).

摘要翻译： 使用成角度的注入（116,120）形成在形成自对准N +区域（123）的沟槽侧壁中的衬底（102,104）中来制造高电压垂直场效应晶体管器件（101） ）并且沿着升高的基底的上部区域。 利用形成在凹陷多晶硅层（114）上方的沟槽填充绝缘体层（124），将自对准P +体接触区域（128）注入升高的衬底中，而不会反向掺杂自对准的N +区域（123） 并且随后的凹陷蚀刻去除升高的衬底，留下自对准的N +源区（135-142）和P +体接触区（130-134）。

公开(公告)号：US07651918B2

公开(公告)日：2010-01-26

申请号：US11510541

申请日：2006-08-25

申请人： Edouard D. de Frésart ,  Robert W. Baird

发明人： Edouard D. de Frésart ,  Robert W. Baird

IPC分类号： H01L21/336

CPC分类号： H01L29/7802 ,  H01L29/0634 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/165 ,  H01L29/456 ,  H01L29/66719 ,  Y10S438/912

摘要： Semiconductor structures (52-9, 52-11, 52-12) and methods (100-300) are provided for a semiconductor devices employing strained (70) and relaxed (66) semiconductors, The method comprises, forming (106, 208, 308) on a substrate (54, 56, 58) first (66-1) and second (66-2) regions of a first semiconductor material (66) of a first conductivity type and a first lattice constant spaced apart by a gap or trench (69), filling (108, 210, 308) the trench or gap (69) with a second semiconductor material (70) of a second, conductivity type and a second different lattice constant so that the second semiconductor material (70) is strained with respect to the first semiconductor material (66) and forming (110, 212, 312) device regions (80, 88, S, G, D) communicating with the first (66) and second (70) semiconductor materials and adapted to provide device current (87, 87′) through at least part of the strained second semiconductor material (70) in the trench (69). In a preferred embodiment, the relaxed semiconductor material is 80:20 Si:Ge and the strained semiconductor material is substantially Si.

摘要翻译： 半导体结构（52-9,52-11,52-12）和方法（100-300）用于采用应变（70）和松弛（66）半导体的半导体器件。该方法包括：形成（106,208， 第一导电类型的第一半导体材料（66）的第一（66-1）和第二（66-2）区域和由间隙间隔开的第一晶格常数的衬底（54,56,58）上， 沟槽（69），用第二导电类型和第二不同晶格常数的第二半导体材料（70）填充（108,210,308）沟槽或间隙（69），使得第二半导体材料（70）为 相对于第一半导体材料（66）应变并且与第一（66）和第二（70）半导体材料连通并形成（110,212,312）器件区域（80,88，S，G，D） 通过沟槽（69）中的应变第二半导体材料（70）的至少一部分提供器件电流（87,87'）。 在优选实施例中，松弛的半导体材料是80:20的Si：Ge，应变半导体材料基本上是Si。

公开(公告)号：US07378317B2

公开(公告)日：2008-05-27

申请号：US11304196

申请日：2005-12-14

申请人： Edouard D. de Frésart ,  Robert W. Baird ,  Ganming Qin

发明人： Edouard D. de Frésart ,  Robert W. Baird ,  Ganming Qin

IPC分类号： H01L21/336 ,  H01L29/76

CPC分类号： H01L29/7802 ,  H01L29/0634 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/66719 ,  H01L29/7809 ,  H01L29/7811

摘要： Methods and apparatus are provided for TMOS devices, comprising multiple N-type source regions, electrically in parallel, located in multiple P-body regions separated by N-type JFET regions at a first surface. The gate overlies the body channel regions and the JFET region lying between the body regions. The JFET region communicates with an underlying drain region via an N-epi region. Ion implantation and heat treatment are used to tailor the net active doping concentration Nd in the JFET region of length Lacc and net active doping concentration Na in the P-body regions of length Lbody so that a charge balance relationship (Lbody*Na)=k1*(Lacc*Nd) between P-body and JFET regions is satisfied, where k1 is about 0.6≦k1≦1.4. The entire device can be fabricated using planar technology and the charge balanced regions need not extend through the underlying N-epi region to the drain.

摘要翻译： 提供了用于TMOS器件的方法和装置，其包括并联的多个N型源极区域，位于在第一表面处由N型JFET区域分离的多个P体区域中。 栅极覆盖身体通道区域和位于身体区域之间的JFET区域。 JFET区域经由N-epi区域与下面的漏极区域连通。 离子注入和热处理用于定制长度为L的JFET区域中的净有源掺杂浓度N sub和净活性掺杂浓度N a， 在长度为L <！ - SIPO - >本体的P体区域中，电荷平衡关系（L <！ - SIPO - >） 满足P体和JFET区之间的> 1 *（L N N D D），其中k 1是约 0.6 <= K 1 <= 1.4。 整个器件可以使用平面技术制造，并且电荷平衡区域不需要延伸通过下面的N-epi区域到漏极。

公开(公告)号：US20130344667A1

公开(公告)日：2013-12-26

申请号：US13528375

申请日：2012-06-20

申请人： Ganming Qin ,  Edouard D. de Frésart ,  Peilin Wang ,  Pon S. Ku

发明人： Ganming Qin ,  Edouard D. de Frésart ,  Peilin Wang ,  Pon S. Ku

IPC分类号： H01L21/336

CPC分类号： H01L29/7813 ,  H01L21/26586 ,  H01L29/66727 ,  H01L29/66734

摘要： A high voltage vertical field effect transistor device (101) is fabricated in a substrate (102, 104) using angled implantations (116, 120) into trench sidewalls formed above recessed gate poly layers (114) to form self-aligned N+ regions (123) adjacent to the trenches and along an upper region of an elevated substrate. With a trench fill insulator layer (124) formed over the recessed gate poly layers (114), self-aligned P+ body contact regions (128) are implanted into the elevated substrate without counter-doping the self-aligned N+ regions (123), and a subsequent recess etch removes the elevated substrate, leaving self-aligned N+ source regions (135-142) and P+ body contact regions (130-134).

摘要翻译： 使用成角度的注入（116,120）形成在形成自对准N +区域（123）的沟槽侧壁中的衬底（102,104）中来制造高电压垂直场效应晶体管器件（101） ）并且沿着升高的基底的上部区域。 利用形成在凹陷多晶硅层（114）上方的沟槽填充绝缘体层（124），将自对准P +体接触区域（128）注入升高的衬底中，而不会反向掺杂自对准的N +区域（123） 并且随后的凹陷蚀刻去除升高的衬底，留下自对准的N +源区（135-142）和P +体接触区（130-134）。

公开(公告)号：US08030153B2

公开(公告)日：2011-10-04

申请号：US11932070

申请日：2007-10-31

申请人： Peilin Wang ,  Edouard D. de Frésart ,  Ganming Qin ,  Hongwei Zhou

发明人： Peilin Wang ,  Edouard D. de Frésart ,  Ganming Qin ,  Hongwei Zhou

IPC分类号： H01L21/8238

CPC分类号： H01L29/7802 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/66719

摘要： A TMOS device (10) is formed using a semiconductor layer (16) of a first type. First and second regions (62,64) of the second type are formed in the semiconductor layer and are spaced apart. A third region (68) is formed in the semiconductor layer by implanting. The third region is between and contacts the first and second doped regions, is of the second conductivity type, and is less heavily doped than the first and second doped regions. A gate stack (67) is formed over a portion of the first doped region, a portion of the second doped region, and the third doped region. By implanting after forming the gate stack, fourth and fifth regions (98,100) of the first type are formed in interior portions of the first and second doped regions, respectively. The third region being of the same conductivity type as the first and second regions reduces Miller capacitance.

摘要翻译： 使用第一类型的半导体层（16）形成TMOS器件（10）。 第二类型的第一和第二区域（62,64）形成在半导体层中并且间隔开。 通过注入在半导体层中形成第三区域（68）。 第三区域在第一和第二掺杂区域之间并且与第一和第二掺杂区域接触，具有第二导电类型，并且比第一和第二掺杂区域重掺杂。 栅极堆叠（67）形成在第一掺杂区域的一部分，第二掺杂区域的一部分和第三掺杂区域上。 通过在形成栅叠层之后注入，第一类型的第四和第五区（98,100）分别形成在第一和第二掺杂区的内部。 与第一和第二区域具有相同导电类型的第三区域减小了米勒电容。

公开(公告)号：US07919388B2

公开(公告)日：2011-04-05

申请号：US12627739

申请日：2009-11-30

申请人： Ljubo Radic ,  Edouard D. de Frésart

发明人： Ljubo Radic ,  Edouard D. de Frésart

IPC分类号： H01L29/72

CPC分类号： H01L29/7813 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66734

摘要： Embodiments of a method for fabricating a semiconductor device having a reduced gate-drain capacitance are provided. In one embodiment, the method includes the steps of etching a trench in a semiconductor substrate utilizing an etch mask, widening the trench to define overhanging regions of the etch mask extending partially over the trench, and depositing a gate electrode material into the trench and onto the overhanging regions. The gate electrode material merges between the overhanging regions prior to the filling of the trench to create an empty fissure within the trench. A portion of the semiconductor substrate is removed through the empty fissure to form a void cavity proximate the trench.

摘要翻译： 提供了具有减小的栅极 - 漏极电容的半导体器件的制造方法的实施例。 在一个实施例中，该方法包括以下步骤：利用蚀刻掩模蚀刻半导体衬底中的沟槽，加宽沟槽以限定部分地延伸到沟槽上的蚀刻掩模的悬垂区域，以及将栅电极材料沉积到沟槽中 突出地区。 栅极电极材料在填充沟槽之前在悬垂区域之间合并，以在沟槽内产生空隙。 半导体衬底的一部分通过空隙去除以在沟槽附近形成空隙。

公开(公告)号：US07598517B2

公开(公告)日：2009-10-06

申请号：US11510547

申请日：2006-08-25

申请人： Edouard D. de Frésart ,  Robert W. Baird

发明人： Edouard D. de Frésart ,  Robert W. Baird

IPC分类号： H01L29/94

CPC分类号： H01L29/7813 ,  H01L29/0634 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/42368 ,  H01L29/66734

摘要： Semiconductor structures and methods are provided for a semiconductor device (40) employing a superjunction structure (41) and overlying trench (91) with embedded control gate (48). The method comprises, forming (52-6, 52-9) interleaved first (70-1, 70-2, 70-3, 70-4, etc.) and second (74-1, 74-2, 74-3, etc.) spaced-apart regions of first (70) and second (74) semiconductor materials of different conductivity type and different mobilities so that, in a first embodiment, the second semiconductor material (74) has a higher mobility for the same carrier type than the first semiconductor material (70), and providing (52-14) an overlying third semiconductor material (82) in which a trench (90, 91) is formed with sidewalls (913) having thereon a fourth semiconductor material (87) that has a higher mobility than the third material (82), adapted to carry current (50) between source regions (86), through the fourth (87) semiconductor material in the trench (91) and the second semiconductor material (74) in the device drift space (42) to the drain (56). In a further embodiment, the first (70) and third (82) semiconductor materials are relaxed materials and the second (74) and fourth (87) semiconductor materials are strained semiconductor materials.

摘要翻译： 为半导体器件（40）提供半导体结构和方法，该半导体器件采用超结构结构（41）和具有嵌入式控制栅极（48）的上覆沟槽（91）。 该方法包括：首先（70-1,70-2,70-3,70-4等）和第二（74-1,74-2,74-3）交错形成（52-6,52-9） 等等）具有不同导电类型和不同迁移率的第一（70）和第二（74）半导体材料的间隔开的区域，使得在第一实施例中，第二半导体材料（74）对于相同载体具有较高的迁移率 并且提供（52-14）上覆第三半导体材料（82），其中沟槽（90,91）形成有其上具有第四半导体材料（87）的侧壁（913） 其具有比第三材料（82）更高的迁移率，其适于在源极区域（86）之间通过沟槽（91）中的第四（87）半导体材料和第二半导体材料（74）中承载电流（50） 设备漂移空间（42）到排水管（56）。 在另一实施例中，第一（70）和第三（82）半导体材料是松弛材料，第二（74）和第四（87）半导体材料是应变半导体材料。

公开(公告)号：US08735978B2

公开(公告)日：2014-05-27

申请号：US13034084

申请日：2011-02-24

申请人： Ljubo Radic ,  Edouard D. de Frésart

发明人： Ljubo Radic ,  Edouard D. de Frésart

IPC分类号： H01L29/72

CPC分类号： H01L29/7813 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66734

摘要： Embodiments of a semiconductor device include a semiconductor substrate having a first surface and a second surface opposed to the first surface, a trench formed in the semiconductor substrate and extending from the first surface partially through the semiconductor substrate, a gate electrode material deposited in the trench, and a void cavity in the semiconductor substrate between the gate electrode material and the second surface. A portion of the semiconductor substrate is located between the void cavity and the second surface.

摘要翻译： 半导体器件的实施例包括具有第一表面和与第一表面相对的第二表面的半导体衬底，形成在半导体衬底中并且从第一表面部分延伸穿过半导体衬底的沟槽，沉积在沟槽中的栅电极材料 ，以及在栅电极材料和第二表面之间的半导体衬底中的空隙。 半导体衬底的一部分位于空腔和第二表面之间。