公开(公告)号：US07999300B2

公开(公告)日：2011-08-16

申请号：US12361521

申请日：2009-01-28

申请人： Zhao Lun ,  James Yong Meng Lee ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Woh Lai ,  Johnny Widodo ,  Shailendra Mishra ,  Jeffrey Chee

发明人： Zhao Lun ,  James Yong Meng Lee ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Woh Lai ,  Johnny Widodo ,  Shailendra Mishra ,  Jeffrey Chee

IPC分类号： H01L27/108

CPC分类号： H01L27/11 ,  H01L27/1085 ,  H01L27/1087 ,  H01L28/88 ,  H01L29/66181 ,  Y10S257/903

摘要： A memory cell includes a substrate, an access transistor and a storage capacitor. The access transistor comprising a gate stack disposed on the substrate, and a first and second diffusion region located on a first and second opposing sides of the gate stack. The storage capacitor comprises a first capacitor plate comprising a portion embedded within the substrate below the first diffusion region, a second capacitor plate and a capacitor dielectric sandwiched between the embedded portion of the first capacitor plate. At least a portion of the first diffusion region forms the second capacitor plate.

摘要翻译： 存储单元包括衬底，存取晶体管和存储电容器。 所述存取晶体管包括设置在所述衬底上的栅极堆叠，以及位于所述栅极堆叠的第一和第二相对侧上的第一和第二扩散区域。 存储电容器包括：第一电容器板，包括嵌入在第一扩散区域下方的衬底内的部分，第二电容器板和夹在第一电容器板的嵌入部分之间的电容器电介质。 第一扩散区的至少一部分形成第二电容器板。

公开(公告)号：US20080224228A1

公开(公告)日：2008-09-18

申请号：US11686475

申请日：2007-03-15

申请人： Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Shailendra Mishra ,  Johnny Widodo

发明人： Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Shailendra Mishra ,  Johnny Widodo

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/00

CPC分类号： H01L29/94 ,  H01L27/10805 ,  H01L27/1085 ,  H01L27/11

摘要： A method and structure for a memory device, such as a 1T-SRAM, having a capacitor top plate directly over a doped bottom plate region. An example device comprises the following. An isolation film formed as to surround an active area on a substrate. A gate dielectric and gate electrode formed over a portion of the active area. A source element and a drain element in the substrate adjacent to the gate electrode. The drain element is comprised of a drain region and a bottom plate region. The drain region is between the bottom plate region and the gate structure. A capacitor dielectric and a capacitor top plate are over at least portions of the bottom plate region.

摘要翻译： 用于诸如1T-SRAM的存储器件的方法和结构，其具有直接在掺杂底板区域上方的电容器顶板。 示例设备包括以下。 形成为围绕衬底上的有源区域的隔离膜。 形成在有源区域的一部分上的栅极电介质和栅电极。 与栅电极相邻的衬底中的源极元件和漏极元件。 漏极元件由漏区和底板区组成。 漏极区域位于底板区域和栅极结构之间。 电容器电介质和电容器顶板在底板区域的至少部分上方。

公开(公告)号：US08274115B2

公开(公告)日：2012-09-25

申请号：US12050956

申请日：2008-03-19

申请人： Lee Wee Teo ,  Chung Woh Lai ,  Johnny Widodo ,  Shyue Seng Tan ,  Shailendra Mishra ,  Zhao Lun ,  Yong Meng Lee ,  Jeffrey Chee

发明人： Lee Wee Teo ,  Chung Woh Lai ,  Johnny Widodo ,  Shyue Seng Tan ,  Shailendra Mishra ,  Zhao Lun ,  Yong Meng Lee ,  Jeffrey Chee

IPC分类号： H01L27/12

CPC分类号： H01L21/823807 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/7849

摘要： A hybrid orientation substrate includes a base substrate having a first orientation, a first surface layer having a first orientation disposed on the base substrate in a first region, and a second surface layer disposed on the base substrate in a second region. The second surface layer has an upper sub-layer having a second orientation, and a lower sub-layer between the base substrate and the upper sub-layer. The lower sub-layer having a first stress induces a second stress on the upper sub-layer.

摘要翻译： 混合取向基板包括具有第一取向的基底基板，在第一区域中具有设置在基底基板上的第一取向的第一表面层和在第二区域中设置在基底基板上的第二表面层。 第二表层具有具有第二取向的上子层和在基底基板和上子层之间的下子层。 具有第一应力的下部子层在上部子层上引起第二应力。

公开(公告)号：US07932178B2

公开(公告)日：2011-04-26

申请号：US11617552

申请日：2006-12-28

申请人： Lee Wee Teo ,  Yong Meng Lee ,  Jeffrey Chee ,  Shyue Seng Tan ,  Chung Woh Lai ,  Johnny Widodo ,  Zhao Lun ,  Shailendra Mishra

发明人： Lee Wee Teo ,  Yong Meng Lee ,  Jeffrey Chee ,  Shyue Seng Tan ,  Chung Woh Lai ,  Johnny Widodo ,  Zhao Lun ,  Shailendra Mishra

IPC分类号： H01L21/44

CPC分类号： H01L21/823807 ,  G06F17/5063 ,  H01L21/823412 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/092 ,  H01L29/7843

摘要： A method is provided for manufacturing an integrated circuit having a plurality of MOSFET devices, comprising the steps of: providing a plurality of MOSFET devices each having a first and a second structural parameter associated therewith, wherein a value of one of the first and a second structural parameter of each device is selected to provide a value of a performance parameter of the device substantially equal to a predetermined reference value, the predetermined reference value being the same for each device.

摘要翻译： 提供了一种用于制造具有多个MOSFET器件的集成电路的方法，包括以下步骤：提供多个MOSFET器件，每个MOSFET器件具有与其相关联的第一和第二结构参数，其中第一和第二 选择每个设备的结构参数以提供设备的性能参数的值基本上等于预定参考值，所述预定参考值对于每个设备是相同的。

公开(公告)号：US20090236663A1

公开(公告)日：2009-09-24

申请号：US12050956

申请日：2008-03-19

申请人： Lee Wee Teo ,  Chung Woh Lai ,  Johnny Widodo ,  Shyue Seng Tan ,  Shailendra Mishra ,  Zhao Lun ,  Yong Meng Lee ,  Jeffrey Chee

发明人： Lee Wee Teo ,  Chung Woh Lai ,  Johnny Widodo ,  Shyue Seng Tan ,  Shailendra Mishra ,  Zhao Lun ,  Yong Meng Lee ,  Jeffrey Chee

IPC分类号： H01L29/786 ,  H01L21/76 ,  H01L23/58

CPC分类号： H01L21/823807 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/7849

摘要： A hybrid orientation substrate includes a base substrate having a first orientation, a first surface layer having a first orientation disposed on the base substrate in a first region, and a second surface layer disposed on the base substrate in a second region. The second surface layer has an upper sub-layer having a second orientation, and a lower sub-layer between the base substrate and the upper sub-layer. The lower sub-layer having a first stress induces a second stress on the upper sub-layer.

摘要翻译： 混合取向基板包括具有第一取向的基底基板，在第一区域中具有设置在基底基板上的第一取向的第一表面层和在第二区域中设置在基底基板上的第二表面层。 第二表层具有具有第二取向的上子层和在基底基板和上子层之间的下子层。 具有第一应力的下部子层在上部子层上引起第二应力。

公开(公告)号：US20080145795A1

公开(公告)日：2008-06-19

申请号：US11613155

申请日：2006-12-19

申请人： Yasri Yudhistira ,  Johnny Widodo ,  Bei Chao Zhang ,  Liang-Choo Hsia

发明人： Yasri Yudhistira ,  Johnny Widodo ,  Bei Chao Zhang ,  Liang-Choo Hsia

IPC分类号： G03F7/00

CPC分类号： G03F7/0035 ,  H01L21/3105 ,  H01L21/31111 ,  H01L21/31133 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76825 ,  H01L2221/1047

摘要： A semiconductor processing system with ultra low-K dielectric is provided including providing a substrate having an electronic circuit, forming an ultra low-K dielectric layer, having porogens, over the substrate, blocking an incoming radiation from a first region of the ultra low-K dielectric layer, evaporating the porogens from a second region of the ultra low-K dielectric layer by projecting the incoming radiation on the second region, and removing the ultra low-K dielectric layer in the first region with a developer.

摘要翻译： 提供了一种具有超低K电介质的半导体处理系统，包括提供具有电子电路的衬底，在衬底上形成具有致孔剂的超低K电介质层，阻挡来自超低K电介质的第一区域的入射辐射， K电介质层，通过将入射辐射投射在第二区域上，从超低K电介质层的第二区域蒸发致孔剂，并用显影剂除去第一区域中的超低K电介质层。

公开(公告)号：US07622403B2

公开(公告)日：2009-11-24

申请号：US11613155

申请日：2006-12-19

申请人： Yasri Yudhistira ,  Johnny Widodo ,  Bei Chao Zhang ,  Liang-Choo Hsia

发明人： Yasri Yudhistira ,  Johnny Widodo ,  Bei Chao Zhang ,  Liang-Choo Hsia

IPC分类号： H01L21/00

CPC分类号： G03F7/0035 ,  H01L21/3105 ,  H01L21/31111 ,  H01L21/31133 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76825 ,  H01L2221/1047

摘要： A semiconductor processing system with ultra low-K dielectric is provided including providing a substrate having an electronic circuit, forming an ultra low-K dielectric layer, having porogens, over the substrate, blocking an incoming radiation from a first region of the ultra low-K dielectric layer, evaporating the porogens from a second region of the ultra low-K dielectric layer by projecting the incoming radiation on the second region, and removing the ultra low-K dielectric layer in the first region with a developer.

摘要翻译： 提供了一种具有超低K电介质的半导体处理系统，包括提供具有电子电路的衬底，在衬底上形成具有致孔剂的超低K电介质层，阻挡来自超低K电介质的第一区域的入射辐射， K电介质层，通过将入射辐射投射在第二区域上，从超低K电介质层的第二区域蒸发致孔剂，并用显影剂除去第一区域中的超低K电介质层。

公开(公告)号：US20090315115A1

公开(公告)日：2009-12-24

申请号：US12214854

申请日：2008-06-23

申请人： Beichao Zhang ,  Johnny Widodo ,  Juan Boon Tan ,  Yong Kong Siew ,  Fan Zhang ,  Haifeng Sheng ,  Wenhe Lin ,  Young Way Teh ,  Jinping Liu ,  Vincent Ho ,  Liang Choo Hsia

发明人： Beichao Zhang ,  Johnny Widodo ,  Juan Boon Tan ,  Yong Kong Siew ,  Fan Zhang ,  Haifeng Sheng ,  Wenhe Lin ,  Young Way Teh ,  Jinping Liu ,  Vincent Ho ,  Liang Choo Hsia

IPC分类号： H01L21/8234 ,  H01L27/088

CPC分类号： H01L21/823481 ,  H01L21/76224 ,  H01L29/7846

摘要： A method (and semiconductor device) of fabricating a semiconductor device provides a shallow trench isolation (STI) structure or region by implanting ions in the STI region. After implantation, the region (of substrate material and ions of a different element) is thermally annealed producing a dielectric material operable for isolating two adjacent field-effect transistors (FET). This eliminates the conventional steps of removing substrate material to form the trench and refilling the trench with dielectric material. Implantation of nitrogen ions into an STI region adjacent a p-type FET applies a compressive stress to the transistor channel region to enhance transistor performance. Implantation of oxygen ions into an STI region adjacent an n-type FET applies a tensile stress to the transistor channel region to enhance transistor performance.

摘要翻译： 制造半导体器件的方法（和半导体器件）通过在STI区域中注入离子来提供浅沟槽隔离（STI）结构或区域。 在植入之后，区域（衬底材料和不同元素的离子）进行热退火，产生用于隔离两个相邻的场效应晶体管（FET）的电介质材料。 这消除了去除衬底材料以形成沟槽并用电介质材料重新填充沟槽的常规步骤。 将氮离子注入到邻近p型FET的STI区域中，对晶体管沟道区域施加压缩应力以增强晶体管性能。 将氧离子注入到与n型FET相邻的STI区域中，对晶体管沟道区域施加拉伸应力以增强晶体管性能。

公开(公告)号：US07524755B2

公开(公告)日：2009-04-28

申请号：US11358934

申请日：2006-02-22

申请人： Johnny Widodo ,  Bei Chao Zhang ,  Tong Qing Chen ,  Yong Kong Siew ,  Fan Zhang ,  San Leong Liew ,  John Sudijono ,  Liang Choo Hsia

发明人： Johnny Widodo ,  Bei Chao Zhang ,  Tong Qing Chen ,  Yong Kong Siew ,  Fan Zhang ,  San Leong Liew ,  John Sudijono ,  Liang Choo Hsia

IPC分类号： H01L21/4763

CPC分类号： H01L21/76843 ,  H01L21/76849 ,  H01L21/76856 ,  H01L24/03 ,  H01L24/05 ,  H01L2224/05073 ,  H01L2224/05546 ,  H01L2224/05647 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/14 ,  H01L2924/01039 ,  H01L2924/00

摘要： A method of forming a barrier layer and cap comprised of CuSiN for an interconnect. We provide an interconnect opening in a dielectric layer over a semiconductor structure. We form a CuSiN barrier layer over the sidewalls and bottom of the interconnect opening by reacting with the first copper layer. We then form an interconnect over the CuSiN layer filling the interconnect opening. We can form a CuSiN cap layer on the top surface of the interconnect.

摘要翻译： 形成用于互连的CuSiN构成的阻挡层和盖的方法。 我们在半导体结构上的电介质层中提供互连开口。 通过与第一铜层反应，在互连开口的侧壁和底部上形成CuSiN阻挡层。 然后，我们在填充互连开口的CuSiN层上形成互连。 我们可以在互连的顶部表面上形成CuSiN覆盖层。

公开(公告)号：US20090050972A1

公开(公告)日：2009-02-26

申请号：US11841516

申请日：2007-08-20

申请人： Richard Lindsay ,  Shyue Seng Tan ,  Joo-Chan Kim ,  Jun Jung Kim ,  Hyung-Yoon Choi ,  Chung Woh Lai ,  Johnny Widodo

发明人： Richard Lindsay ,  Shyue Seng Tan ,  Joo-Chan Kim ,  Jun Jung Kim ,  Hyung-Yoon Choi ,  Chung Woh Lai ,  Johnny Widodo

IPC分类号： H01L21/768 ,  H01L23/48 ,  H01L21/336 ,  H01L29/78

CPC分类号： H01L29/7843 ,  H01L21/28518 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/823807 ,  H01L21/823871 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： A method of making a semiconductor device is disclosed. A semiconductor body, a gate electrode and source/drain regions are provided. A liner is provided that covers the gate electrode and the source/drain regions. Silicide regions are formed on the semiconductor device by etching a contact hole through the liner.

摘要翻译： 公开了制造半导体器件的方法。 提供半导体本体，栅极电极和源极/漏极区域。 提供覆盖栅极电极和源极/漏极区域的衬垫。 通过蚀刻通过衬套的接触孔，在半导体器件上形成硅化物区域。