公开(公告)号：US09037788B2

公开(公告)日：2015-05-19

申请号：US12895627

申请日：2010-09-30

申请人： John Rudelic ,  August Camber

发明人： John Rudelic ,  August Camber

IPC分类号： G06F12/00 ,  G06F12/02 ,  G06F11/10 ,  G06F13/00 ,  G06F12/10

CPC分类号： G06F11/106 ,  G06F9/4401 ,  G06F11/1032 ,  G06F11/1068 ,  G06F12/0238 ,  G06F12/1009 ,  G06F2212/1032 ,  G06F2212/202 ,  G06F2212/7209 ,  G11C14/0018 ,  G11C14/0045 ,  Y02D10/13

摘要： Subject matter disclosed herein relates to validating memory content in persistent main memory of a processor.

摘要翻译： 本文公开的主题涉及验证处理器的持久主存储器中的存储器内容。

公开(公告)号：US08972837B2

公开(公告)日：2015-03-03

申请号：US13716661

申请日：2012-12-17

申请人： International Business Machines Corporation

发明人： Thomas Mittelholzer ,  Nikolaos Papandreou ,  Charalampos Pozidis

IPC分类号： G06F11/10

CPC分类号： G06F11/1032 ,  G06F11/1072

摘要： Methods and apparatus are provided for reading and writing data in q-level cells of solid-state memory, where q>2. Input data is encoded into codewords having N qary symbols, wherein the symbols of each codeword satisfy a single-parity-check condition. Each symbol is written in a respective cell of the solid state memory by setting the cell to a level dependent on the qary value of the symbol. Memory cells are read to obtain read signals corresponding to respective codewords. The codewords corresponding to respective read signals are detected by relating the read signals to a predetermined set of N-symbol vectors of one of which each possible codeword is a permutation.

摘要翻译： 提供了在固态存储器的q级单元中读取和写入数据的方法和装置，其中q> 2。 输入数据被编码为具有N个qary符号的码字，其中每个码字的符号满足单奇偶校验条件。 通过将单元设置为取决于符号的qary值的电平，将每个符号写入固态存储器的相应单元。 读取存储单元以获得对应于各个代码字的读取信号。 通过将读取的信号与其中每个可能的码字是置换的其中之一的N个符号向量的预定集合相关联来检测对应于各个读取信号的码字。

公开(公告)号：US20140075233A1

公开(公告)日：2014-03-13

申请号：US13770448

申请日：2013-02-19

申请人： TEXAS INSTRUMENTS INCORPORATED

发明人： Steven Craig Bartling ,  Sudhanshu Khanna

IPC分类号： G06F1/32 ,  G06F3/06

CPC分类号： G11C7/22 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3275 ,  G06F1/3287 ,  G06F3/0679 ,  G06F3/0688 ,  G06F9/4401 ,  G06F9/4406 ,  G06F11/1032 ,  G06F11/1438 ,  G06F11/1469 ,  G06F12/0238 ,  G06F13/00 ,  G11C14/00 ,  H03K3/3562 ,  Y02D10/17 ,  Y02D10/171 ,  Y02D50/20

摘要： Design and operation of a processing device is configurable to optimize wake-up time and peak power cost during restoration of a machine state from non-volatile storage. The processing device includes a plurality of non-volatile logic element arrays configured to store a machine state represented by a plurality of volatile storage elements of the processing device. A stored machine state is read out from the plurality of non-volatile logic element arrays to the plurality of volatile storage elements. During manufacturing, a number of rows and a number of bits per row in non-volatile logic element arrays are based on a target wake up time and a peak power cost. In another approach, writing data to or reading data of the plurality of non-volatile arrays can be done in parallel, sequentially, or in any combination to optimize operation characteristics.

摘要翻译： 处理设备的设计和操作可配置为在非易失性存储器恢复机器状态期间优化唤醒时间和峰值功耗成本。 处理装置包括被配置为存储由处理装置的多个易失性存储元件表示的机器状态的多个非易失性逻辑元件阵列。 将存储的机器状态从多个非易失性逻辑元件阵列读出到多个易失性存储元件。 在制造期间，非易失性逻辑元件阵列中每行的数行和数位数是基于目标唤醒时间和峰值功率成本的。 在另一种方法中，可以并行，顺序地或以任何组合来对数据进行数据写入或读取数据，以优化操作特性。

公开(公告)号：US20140075232A1

公开(公告)日：2014-03-13

申请号：US13769963

申请日：2013-02-19

申请人： TEXAS INSTRUMENTS INCORPORATED

发明人： Steven Craig Bartling ,  Sudhanshu Khanna

IPC分类号： G06F1/32

CPC分类号： G11C7/22 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3275 ,  G06F1/3287 ,  G06F3/0679 ,  G06F3/0688 ,  G06F9/4401 ,  G06F9/4406 ,  G06F11/1032 ,  G06F11/1438 ,  G06F11/1469 ,  G06F12/0238 ,  G06F13/00 ,  G11C14/00 ,  H03K3/3562 ,  Y02D10/17 ,  Y02D10/171 ,  Y02D50/20

摘要： Input power quality for a processing device is sensed. In response to detection of poor power quality, input power is disconnected, and the processing device backs up its machine state in non-volatile logic element arrays using available stored charge. When power is restored, the stored machine state is restored from the non-volatile logic element arrays to the volatile logic elements whereby the processing device resumes its process from the state immediately prior to power loss allowing seamless processing across intermittent power supply.

摘要翻译： 检测处理装置的输入电源质量。 响应于检测到不良的电力质量，输入功率被断开，并且处理设备使用可用的存储电荷来备份非易失性逻辑单元阵列中的机器状态。 当电源恢复时，存储的机器状态从非易失性逻辑单元阵列恢复到易失性逻辑元件，由此处理设备从紧接在功率损耗之前的状态恢复其处理，允许跨间歇电源的无缝处理。

公开(公告)号：US08078949B2

公开(公告)日：2011-12-13

申请号：US12212836

申请日：2008-09-18

申请人： Hiroyuki Sadakata ,  Masahisa Iida

发明人： Hiroyuki Sadakata ,  Masahisa Iida

IPC分类号： G06F11/00 ,  H03M13/00

CPC分类号： G11C7/1006 ,  G06F11/1032 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1087 ,  G11C2029/0411 ,  G11C2207/104

摘要： A semiconductor memory device includes: a parity generating circuit for generating parity data corresponding to input data; a normal data latching section for latching the input data or data read out from the normal memory cell array; an input selection circuit for selectively outputting the input data or the parity data; a parity data latching section for latching and outputting the output from the input selection circuit or data read out from the parity memory cell array; and an error correction circuit for performing an error detection on the data latched by the normal data latching section by using the data latched by the parity data latching section, and performing an error correction if an error is detected, to output the obtained result. The parity data latching section outputs the data latched by itself externally of the semiconductor memory device.

摘要翻译： 半导体存储器件包括：奇偶产生电路，用于产生对应于输入数据的奇偶校验数据; 正常数据锁存部分，用于锁存从正常存储单元阵列读出的输入数据或数据; 输入选择电路，用于选择性地输出输入数据或奇偶校验数据; 奇偶校验数据锁存部分，用于锁存和输出来自输入选择电路的输出或从奇偶校验存储单元阵列读出的数据; 以及错误校正电路，用于通过使用由奇偶校验数据锁存部分锁存的数据对由通常数据锁存部分锁存的数据执行错误检测，并且如果检测到错误则执行错误校正，以输出所获得的结果。 奇偶校验数据锁存部分输出由半导体存储器件外部由其自身锁存的数据。

公开(公告)号：US07899980B2

公开(公告)日：2011-03-01

申请号：US12502700

申请日：2009-07-14

申请人： Jeong-Mi Kwon

发明人： Jeong-Mi Kwon

IPC分类号： G06F12/00

CPC分类号： G11C7/1087 ,  G06F11/1032 ,  G11C7/1078 ,  G11C16/10 ,  G11C2207/2245

摘要： Provided are a flash memory system and a data reading method thereof, the method including serially reading groups of data and parity codes corresponding to each of the respective groups from a page buffer; calculating the parity for each serially read group; checking for errors in each serially read group by comparing each calculated parity with a corresponding serially read parity code, respectively; and providing an output signal indicative of any comparative parity errors detected, wherein the reading of each group of data is followed by the reading of the parity code for the group, and the checking for errors in each group of data is done during the serial reading operation.

摘要翻译： 提供一种闪速存储器系统及其数据读取方法，该方法包括从页缓冲器串行读取与各组相对应的数据组和奇偶校验码; 计算每个串行读取组的奇偶校验; 通过将每个计算的奇偶校验与相应的串行读取奇偶校验码进行比较来检查每个串行读取组中的错误; 并且提供指示检测到的任何比较奇偶校验错误的输出信号，其中每组数据的读取之后是该组的奇偶校验码的读取，并且在串行读取期间完成每组数据中的错误检查 操作。

公开(公告)号：US20100180151A1

公开(公告)日：2010-07-15

申请号：US12354126

申请日：2009-01-15

申请人： Mahmoud K. Jibbe ,  Senthil Kannan ,  Selvaraj Rasappan

发明人： Mahmoud K. Jibbe ,  Senthil Kannan ,  Selvaraj Rasappan

IPC分类号： G06F11/07 ,  H03M13/09 ,  G06F11/10

CPC分类号： G06F11/1076 ,  G06F11/1032 ,  G06F11/2092 ,  G11B20/1833 ,  G11B2220/415

摘要： An apparatus comprising a storage array, a primary controller, a secondary controller and a solid state device. The storage array may be configured to be accessed by a plurality of controllers. A first of the plurality of the controllers may be configured as the primary controller configured to read and write to and from the storage array during a normal condition. A second of the plurality of the controllers may be configured as the secondary controller configured to read and write to and from the storage array during a fault condition. The solid state device may be configured to (i) store data and (ii) be accessed by the storage array and the secondary controller.

摘要翻译： 一种包括存储阵列，主控制器，辅助控制器和固态设备的装置。 存储阵列可以被配置为被多个控制器访问。 多个控制器中的第一个可以被配置为主要控制器，其被配置为在正常状态期间从存储阵列读取和写入存储阵列。 多个控制器中的第二个可以被配置为辅助控制器，其被配置为在故障状态期间从存储阵列读取和写入存储阵列。 固态设备可以被配置为（i）存储数据和（ii）由存储阵列和辅助控制器访问。

公开(公告)号：US07565597B1

公开(公告)日：2009-07-21

申请号：US11315971

申请日：2005-12-21

申请人： Kenneth Branth ,  Kee W. Park

发明人： Kenneth Branth ,  Kee W. Park

IPC分类号： G11C29/00

CPC分类号： G06F11/1032 ,  G11C2029/0411

摘要： A novel method for scanning bit parity in a memory array, and a circuit for implementing it, are disclosed. In a memory array that has one or more rows of memory cells, the method for checking data parity includes storing a plurality of data bits in the memory cells, scanning a row of memory cells independently of a memory read operation to ascertain the stored data bits; and determining parity for the row of memory cells by the results of the scanning. The method is accomplished by means of a dedicated parity scanning circuit.

摘要翻译： 公开了一种用于扫描存储器阵列中的比特奇偶校验的新方法和用于实现它的电路。 在具有一行或多行存储器单元的存储器阵列中，用于检查数据奇偶校验的方法包括将多个数据位存储在存储器单元中，独立于存储器读取操作扫描一行存储器单元，以确定所存储的数据位 ; 以及通过扫描的结果确定该行存储器单元的奇偶校验。 该方法通过专用奇偶扫描电路来实现。

公开(公告)号：US20080209303A1

公开(公告)日：2008-08-28

申请号：US12043527

申请日：2008-03-06

申请人： Wingyu Leung ,  Fu-Chieh Hsu

发明人： Wingyu Leung ,  Fu-Chieh Hsu

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H04L25/0272 ,  G06F11/006 ,  G06F11/10 ,  G06F11/1032 ,  G06F11/2007 ,  G06F12/0661 ,  G06F13/4077 ,  G11C5/04 ,  G11C29/006 ,  G11C29/08 ,  G11C29/48 ,  G11C29/76 ,  G11C29/808 ,  G11C29/81 ,  G11C29/832 ,  G11C29/88 ,  G11C2029/0401 ,  G11C2029/0411 ,  G11C2029/4402 ,  H01L22/22 ,  H01L27/0203 ,  H04L5/1461 ,  H04L25/026 ,  H04L25/028 ,  H04L25/029 ,  H04L25/0292 ,  Y10S257/907

摘要： A method for error detection and correction (EDC) includes: generating a complete EDC code in response to a data packet; distributing the complete EDC code among the data packet to create a plurality of bytes, each including a data portion from the data packet and an EDC code portion from the complete EDC code; storing the bytes in a memory module; retrieving the bytes from the memory module; forwarding the data portions of the bytes retrieved from the memory module to a requesting device; providing the data portions of the bytes retrieved from the memory module to an EDC functional block; providing the EDC code portions of the bytes retrieved from the memory module to the EDC functional block; and performing error checking and correction in the EDC functional block upon receiving the complete EDC code from the provided EDC code portions.

摘要翻译： 一种用于错误检测和校正（EDC）的方法包括：响应于数据包产生完整的EDC码; 在数据分组中分发完整的EDC代码以创建多个字节，每个字节包括来自数据分组的数据部分和来自完整EDC代码的EDC代码部分; 将字节存储在存储器模块中; 从存储器模块检索字节; 将从存储器模块检索的字节的数据部分转发到请求设备; 将从存储器模块检索的字节的数据部分提供给EDC功能块; 将从存储器模块检索的字节的EDC代码部分提供给EDC功能块; 并且在从所提供的EDC代码部分接收到完整的EDC代码时，在EDC功能块中执行错误校验和校正。

公开(公告)号：US20070033514A1

公开(公告)日：2007-02-08

申请号：US11492078

申请日：2006-07-25

申请人： Makoto Ogawa

发明人： Makoto Ogawa

IPC分类号： G06F11/00 ,  H03M13/00

CPC分类号： G06F11/1032 ,  H03M13/098

摘要： A semiconductor circuit includes a parity bit adding circuit configured to add a parity bit to a data to be read by a CPU; a register configured to hold the data with the parity bit; and a parity check circuit configured to execute a parity check of said data with said parity bit held in said register, and to issue a parity error interrupt when a parity error is detected. A parity bit inverting circuit inverts said parity bit held in said register in response to completion of said parity check.

摘要翻译： 半导体电路包括：奇偶校验位加法电路，被配置为将奇偶校验位添加到要由CPU读取的数据; 配置成用奇偶校验位保存数据的寄存器; 以及奇偶校验电路，被配置为执行所述数据的奇偶校验，所述奇偶校验位保存在所述寄存器中，并且当检测到奇偶校验错误时发出奇偶校验错误中断。 奇偶校验位反相电路响应于所述奇偶校验的完成，反转保持在所述寄存器中的所述奇偶校验位。