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    Data alignment circuit of semiconductor memory apparatus
    21.
    发明授权
    Data alignment circuit of semiconductor memory apparatus 有权
    半导体存储装置的数据对准电路

    公开(公告)号：US08189400B2

    公开(公告)日：2012-05-29

    申请号：US12647174

    申请日：2009-12-24

    申请人： Hyung Soo Kim ,  Yong Ju Kim ,  Sung Woo Han ,  Hee Woong Song ,  Ic Su Oh ,  Tae Jin Hwang ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang ,  Chang Kun Park

    发明人： Hyung Soo Kim ,  Yong Ju Kim ,  Sung Woo Han ,  Hee Woong Song ,  Ic Su Oh ,  Tae Jin Hwang ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang ,  Chang Kun Park

    IPC分类号： G11C7/00

    CPC分类号： G11C7/1006 ,  G11C7/1012 ,  G11C7/1078 ,  G11C7/1087

    摘要： A data alignment circuit of a semiconductor memory apparatus for receiving and aligning parallel data group includes a first control unit, a second control unit, a first alignment unit and a second alignment unit. The first alignment unit generates a first control signal group in response to an address group, a clock signal, and a latency signal. The second control unit generates a second control signal group in response to the address group, the clock signal, and the latency signal. The first alignment unit aligns the parallel data group as a first serial data group in response to the first control signal group. The second alignment unit aligns the parallel data group as a second serial data group in response to the second control signal group.

    摘要翻译： 用于接收和对准并行数据组的半导体存储装置的数据对准电路包括第一控制单元，第二控制单元，第一对准单元和第二对准单元。 第一对准单元响应于地址组，时钟信号和等待时间信号产生第一控制信号组。 第二控制单元响应于地址组，时钟信号和等待时间信号产生第二控制信号组。 第一对准单元响应于第一控制信号组将并行数据组对准为第一串行数据组。 第二对准单元响应于第二控制信号组将并行数据组对准为第二串行数据组。

    DELAY LOCKED LOOP CIRCUIT AND MEMORY DEVICE HAVING THE SAME
    29.
    发明申请
    DELAY LOCKED LOOP CIRCUIT AND MEMORY DEVICE HAVING THE SAME 有权
    延迟锁定环路电路和具有该环路的存储器件

    公开(公告)号：US20100090736A1

    公开(公告)日：2010-04-15

    申请号：US12346614

    申请日：2008-12-30

    申请人： Yong Ju Kim ,  Sung Woo Han ,  Hee Woong Song ,  Ic Su Oh ,  Hyung Soo Kim ,  Tae Jin Hwang ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang ,  Chang Kun Park

    发明人： Yong Ju Kim ,  Sung Woo Han ,  Hee Woong Song ,  Ic Su Oh ,  Hyung Soo Kim ,  Tae Jin Hwang ,  Hae Rang Choi ,  Ji Wang Lee ,  Jae Min Jang ,  Chang Kun Park

    IPC分类号： H03L7/08

    CPC分类号： H03L7/0814 ,  H03L7/07 ,  H03L7/0995 ,  H03L7/0998

    摘要： A DLL circuit includes a multiphase clock signal generating unit configured to produce a plurality of multiphase clock signals by delaying a reference clock signal for a unit delay time and to produce an enable signal that is enabled when one of the plurality of the multiphase clock signals synchronizes with the reference clock signal at a frequency, and a multiphase clock signal selecting unit configured to delay one of the plurality of the multiphase clock signals for a predetermined time in response to a first control signal, to compare a phase of a delayed multiphase clock signal with a phase of the reference clock signal, and to output one of the plurality of the multiphase clock signals as a delayed clock signal, wherein a phase of the delayed clock signal synchronizes with the phase of the reference clock signal when the enable signal is enabled.

    摘要翻译： 一个DLL电路包括一个多相时钟信号产生单元，被配置为通过延迟基准时钟信号来产生一个单位延迟时间来产生多个多相时钟信号，并产生一个使能信号，当多个多相时钟信号中的一个同步时 以及频率上的参考时钟信号，以及多相时钟信号选择单元，被配置为响应于第一控制信号而延迟多个多相时钟信号中的一个预定时间，以比较延迟的多相时钟信号的相位 具有参考时钟信号的相位，并且将多个多相时钟信号中的一个作为延迟的时钟信号输出，其中当使能信号被使能时，延迟的时钟信号的相位与参考时钟信号的相位同步 。