公开(公告)号：US06239650B1

公开(公告)日：2001-05-29

申请号：US08485597

申请日：1995-06-07

申请人： Ching-Yuh Tsay ,  Hugh P. McAdams ,  Wah Kit Loh

发明人： Ching-Yuh Tsay ,  Hugh P. McAdams ,  Wah Kit Loh

IPC分类号： H03K513

CPC分类号： G05F3/205 ,  G11C5/146 ,  G11C29/34 ,  G11C29/50

摘要： A plurality of substrate bias circuits (14, 16, and 18) are designed to provide a stable substrate reference potential for a variety of operating modes. Only one of the bias circuits is enabled by a control circuit (12) at any time for any operational mode. An on-demand boost bias circuit (16) is enabled whenever a level detector (20) indicates substrate bias has exceeded a predetermined limit during special operating modes such as burn-in or parallel test.

摘要翻译： 多个衬底偏置电路（14,16和18）被设计成为各种操作模式提供稳定的衬底参考电位。 在任何操作模式下，任何时候只有一个偏置电路由控制电路（12）使能。 每当电平检测器（20）表示在诸如老化或并行测试的特殊操作模式期间衬底偏置已经超过预定极限时，就启动按需升压偏置电路（16）。

公开(公告)号：US5978254A

公开(公告)日：1999-11-02

申请号：US27029

申请日：1998-02-20

申请人： Hugh P. McAdams ,  Jeffrey Koelling

发明人： Hugh P. McAdams ,  Jeffrey Koelling

IPC分类号： G11C11/24

CPC分类号： G11C11/24

摘要： A circuit is designed with a decoder circuit (10), responsive to a first input signal (81) having a first voltage range, for producing a first output signal. An output circuit (11), responsive to the first output signal, produces a second output signal (26) having a second voltage range. The second voltage range includes a voltage less than a least voltage of the first voltage range and a voltage greater than a greatest voltage of the first voltage range.

摘要翻译： 电路设计有解码器电路（10），响应于具有第一电压范围的第一输入信号（81）产生第一输出信号。 输出电路（11）响应于第一输出信号产生具有第二电压范围的第二输出信号（26）。 第二电压范围包括小于第一电压范围的最小电压的电压和大于第一电压范围的最大电压的电压。

公开(公告)号：US5696721A

公开(公告)日：1997-12-09

申请号：US435689

申请日：1995-05-05

申请人： Hugh P. McAdams ,  Jeffrey Koelling

发明人： Hugh P. McAdams ,  Jeffrey Koelling

IPC分类号： G11C11/407 ,  G11C8/10 ,  G11C11/408 ,  G11C7/02

CPC分类号： G11C8/10

摘要： A circuit is designed with a decoder circuit (10), responsive to a first input signal (81) having a first voltage range, for producing a first output signal. An output circuit (11), responsive to the first output signal, produces a second output signal (26) having a second voltage range. The second voltage range includes a voltage less than a least voltage of the first voltage range and a voltage greater than a greatest voltage of the first voltage range.

摘要翻译： 电路设计有解码器电路（10），响应于具有第一电压范围的第一输入信号（81）产生第一输出信号。 输出电路（11）响应于第一输出信号产生具有第二电压范围的第二输出信号（26）。 第二电压范围包括小于第一电压范围的最小电压的电压和大于第一电压范围的最大电压的电压。

公开(公告)号：US5117426A

公开(公告)日：1992-05-26

申请号：US499131

申请日：1990-03-26

申请人： Hugh P. McAdams

发明人： Hugh P. McAdams

IPC分类号： G01R31/28 ,  G11C11/401 ,  G11C11/407 ,  G11C29/00 ,  G11C29/02 ,  G11C29/04 ,  G11C29/50

CPC分类号： G11C29/025 ,  G11C29/02 ,  G11C29/50 ,  G11C11/401 ,  G11C2029/5004

摘要： In memory devices, and particularly in dynamic random access memory devices that use boosted word lines, voltage leakage in word lines and transfer gates to memory cells cause data error. A circuit, device, and method to detect voltage leakage is disclosed. The test circuit includes a sample and hold circuit that is connected to the word line of an addressed memory cell to store the voltage level on the word lines as it charges. A comparator is connected to compare the stored voltage level with the voltage level on the word line after it is charged and to indicate if the voltage level of the word line falls below a predetermined amount. The circuit can detect a voltage differential as small as 50 millivolts for a high resistance short as large as 2 megaohms in about 200 nanoseconds. The circuit can be incorporated into a random access memory device thereby significantly increasing the speed at which all memory cells and word lines can be tested. The method disclosesd a process for testing word line to memory cell leakage.

摘要翻译： 在存储器件中，特别是在使用升压字线的动态随机存取存储器件中，字线中的电压泄漏和向存储器单元传输门导致数据错误。 公开了一种用于检测电压泄漏的电路，装置和方法。 测试电路包括采样和保持电路，其连接到寻址的存储单元的字线，以在字线充电时将字电压存储在字线上。 连接比较器，将存储的电压电平与字线充电后的电压电平进行比较，并指示字线的电压电平是否低于预定量。 该电路可以在大约200纳秒的时间内检测到小至50毫伏的电压差，高达2兆欧的高电阻短路。 该电路可以并入随机存取存储器件中，从而显着增加可以测试所有存储单元和字线的速度。 该方法公开了一种用于测试字线到存储器单元泄漏的过程。

公开(公告)号：US4621346A

公开(公告)日：1986-11-04

申请号：US652378

申请日：1984-09-20

申请人： Hugh P. McAdams

发明人： Hugh P. McAdams

IPC分类号： G11C17/18 ,  G11C29/00 ,  G11C13/00

CPC分类号： G11C29/785 ,  G11C17/18 ,  G11C29/83

摘要： A fuse circuit as used in self-repairing memory devices or the like employs a CMOS inverter and a feedback transistor to provide zero static or standby current. The fuse is in series with the feedback transistor across the supply, and the CMOS inverter has as its input the node between the fuse and feedback transistor. The inverter output controls the gate of the feedback transistor, which is N-channel or P-channel, depending upon whether the circuit is connected for high or low voltage output.

摘要翻译： 在自修复存储器件等中使用的熔丝电路使用CMOS反相器和反馈晶体管来提供零静态或待机电流。 保险丝与电源上的反馈晶体管串联，并且CMOS反相器具有作为输入的熔丝和反馈晶体管之间的节点。 逆变器输出根据电路是连接高压还是低电压输出来控制反馈晶体管的栅极，这是N沟道或P沟道。

公开(公告)号：US4561702A

公开(公告)日：1985-12-31

申请号：US608605

申请日：1984-05-09

申请人： Hugh P. McAdams

发明人： Hugh P. McAdams

IPC分类号： G11C11/408 ,  G11C8/06 ,  H03K3/356 ,  H03K19/096 ,  G11C8/00 ,  H03K3/037 ,  H03K19/017

CPC分类号： H03K3/356113 ,  G11C8/06 ,  H03K3/356017

摘要： A CMOS bistable circuit is employed as an address buffer or latch for a semiconductor memory or the like. The circuit includes a pair of differential gated inputs, one from an address terminal, and the other from a reference voltage. The same clock used to gate the inputs also preconditions the circuit to be in a balanced status, and holds off conduction of any transistor in the circuit. In this manner, a circuit of high speed, low power, and minimum complexity is provided.

摘要翻译： 采用CMOS双稳态电路作为半导体存储器等的地址缓冲器或锁存器。 电路包括一对差分门控输入，一个来自地址端子，另一个来自参考电压。 用于栅极输入的相同时钟也预先使电路处于平衡状态，并阻止电路中任何晶体管的导通。 以这种方式，提供了高速度，低功率和最小复杂度的电路。

公开(公告)号：US4293932A

公开(公告)日：1981-10-06

申请号：US120594

申请日：1980-02-11

申请人： Hugh P. McAdams

发明人： Hugh P. McAdams

IPC分类号： G11C11/406 ,  G11C11/4076 ,  G11C7/00

CPC分类号： G11C11/4076 ,  G11C11/406

摘要： A random access read/write MOS memory device employs an array of rows and columns of dynamic memory cells which are accessed by multiplexed row and column addresses latched in by row address strobe and column address strobe signals. For refresh operations, only the row address is needed, so no column address strobe occurs. During long periods of refresh-only operations, deterioration of internal clocks based on the column address strobe signal is avoided by boosting these clocks from the row address strobe signal.

摘要翻译： 随机访问读/写MOS存储器件采用动态存储器单元的行和列阵列，其通过行地址选通和列地址选通信号锁存的复用行和列地址访问。 对于刷新操作，只需要行地址，因此不会发生列地址选通。 在仅刷新操作的长时间段期间，通过从行地址选通信号升压这些时钟来避免基于列地址选通信号的内部时钟的劣化。

公开(公告)号：US07133304B2

公开(公告)日：2006-11-07

申请号：US10805809

申请日：2004-03-22

申请人： Sudhir Kumar Madan ,  Sung-Wei Lin ,  Hugh P. McAdams ,  Anand Seshadri ,  Jarrod Eliason

发明人： Sudhir Kumar Madan ,  Sung-Wei Lin ,  Hugh P. McAdams ,  Anand Seshadri ,  Jarrod Eliason

IPC分类号： G11C11/22

CPC分类号： G11C11/22

摘要： Methods and ferroelectric devices are presented, in which pulses are selectively applied to ferroelectric memory cell wordlines to discharge cell storage node disturbances while the cell plateline and the associated bitline are held at substantially the same voltage.

摘要翻译： 提出了方法和铁电器件，其中脉冲被选择性地施加到铁电存储器单元字线以放电单元存储节点干扰，同时单元板线和相关联的位线保持在基本上相同的电压。

公开(公告)号：US06970371B1

公开(公告)日：2005-11-29

申请号：US10847412

申请日：2004-05-17

申请人： Scott Robert Summerfelt ,  Hugh P. McAdams

发明人： Scott Robert Summerfelt ,  Hugh P. McAdams

IPC分类号： G11C5/14 ,  G11C11/22

CPC分类号： G11C11/22 ,  G11C5/147

摘要： Methods (200) and systems (108) are provided for reading data from ferroelectric memory cells (106) in which charge is removed from a sense amp input (SABL/SABLB) prior to application of a plateline signal (PL) to the target cell capacitor (CFE). Where the sense amp input (SABL/SABLB) is initially precharged to zero volts, the extraction of charge provides a negative voltage on the data bitline (BL/BLB) when the plateline signal (PL) is applied, allowing adequate voltage to be applied across the cell capacitor (CFE) together with reduced plateline voltages (PL).

摘要翻译： 提供了方法（200）和系统（108），用于从将铁电信号（PL）施加到目标单元之前从感测放大器输入（SABL / SABLB）去除电荷的铁电存储器单元（106）读取数据 电容器（C FE）。 在感测放大器输入（SABL / SABLB）最初预充电到零伏的情况下，当施加平行线信号（PL）时，提取电荷在数据位线（BL / BLB）上提供负电压，允许施加足够的电压 跨越电池电容器（C SUB FE）以及降低的线路电压（PL）。

公开(公告)号：US6100588A

公开(公告)日：2000-08-08

申请号：US883973

申请日：1997-06-27

申请人： Hugh P. McAdams ,  William Randy McKee

发明人： Hugh P. McAdams ,  William Randy McKee

IPC分类号： H01L21/3205 ,  H01L21/8242 ,  H01L23/52 ,  H01L23/528 ,  H01L27/105 ,  H01L27/108 ,  H01L23/48 ,  H01L29/40

CPC分类号： H01L27/10891 ,  H01L23/528 ,  H01L27/105 ,  H01L2924/0002

摘要： A semiconductor memory device includes an array of storage cells, each cell having a transfer transistor with a gate electrode. A separate wordline 32 interconnects the gate electrodes of each row of the storage cells. A first conductive layer includes stripes 38, each stripe overlying a different row of the storage cells and connecting to the wordline and the gate electrodes of the storage cells of a different odd numbered row of the storage cells. An insulator surrounds the stripes of the first conductive layer. A second conductive layer, separated from the stripes of the first conductive layer by the insulator, includes stripes 39, each stripe of the second conductive layer overlying a different even numbered row of storage cells and connecting to the wordline and the gate electrodes of the different even numbered row of storage cells. This arrangement reduces parasitic delay caused by the wordlines in a high density memory and increases the minimum pitch between stripes of any one level of conductor layer.

摘要翻译： 半导体存储器件包括存储单元阵列，每个单元具有带有栅电极的转移晶体管。 单独的字线32互连存储单元的每行的栅电极。 第一导电层包括条38，每个条覆盖存储单元的不同行并且连接到存储单元的不同奇数行的存储单元的字线和栅电极。 绝缘体包围第一导电层的条纹。 通过绝缘体与第一导电层的条纹分离的第二导电层包括条纹39，第二导电层的每个条纹覆盖在不同的偶数行的存储单元上，并连接到不同的字线和栅电极 偶数行的存储单元。 这种布置减少了由高密度存储器中的字线引起的寄生延迟并且增加了任何一层导体层的条纹之间的最小间距。