公开(公告)号：US07217611B2

公开(公告)日：2007-05-15

申请号：US10748383

申请日：2003-12-29

申请人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Scott A. Hareland ,  Matthew V. Metz ,  Chris E. Barns ,  Robert S. Chau

发明人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Scott A. Hareland ,  Matthew V. Metz ,  Chris E. Barns ,  Robert S. Chau

IPC分类号： H01L21/8238

CPC分类号： H01L29/517 ,  H01L21/823842 ,  H01L29/495 ,  H01L29/66545 ,  Y10S438/926

摘要： Methods and associated structures of forming a microelectronic device are described. Those methods comprise providing a substrate comprising a first transistor structure comprising an n-type gate material and second transistor structure comprising a p-type gate material, selectively removing the n-type gate material to form a recess in the first gate structure, and then filling the recess with an n-type metal gate material.

摘要翻译： 描述形成微电子器件的方法和相关结构。 这些方法包括提供包括包括n型栅极材料的第一晶体管结构和包括p型栅极材料的第二晶体管结构的衬底，选择性地去除n型栅极材料以在第一栅极结构中形成凹陷，然后 用n型金属栅极材料填充凹部。

公开(公告)号：US20090090976A1

公开(公告)日：2009-04-09

申请号：US12333248

申请日：2008-12-11

申请人： Jack T. Kavalieros ,  Justin K. Brask ,  Brian S. Doyle ,  Uday Shah ,  Suman Datta ,  Mark L. Doczy ,  Matthew V. Metz ,  Robert S. Chau

发明人： Jack T. Kavalieros ,  Justin K. Brask ,  Brian S. Doyle ,  Uday Shah ,  Suman Datta ,  Mark L. Doczy ,  Matthew V. Metz ,  Robert S. Chau

IPC分类号： H01L29/78

CPC分类号： H01L21/823828 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L29/1037 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

摘要： A process capable of integrating both planar and non-planar transistors onto a bulk semiconductor substrate, wherein the channel of all transistors is definable over a continuous range of widths.

摘要翻译： 一种能够将平面和非平面晶体管集成到体半导体衬底上的工艺，其中所有晶体管的沟道可在连续的宽度范围内定义。

公开(公告)号：US07449756B2

公开(公告)日：2008-11-11

申请号：US11151528

申请日：2005-06-13

申请人： Matthew V. Metz ,  Suman Datta ,  Mark L. Doczy ,  Justin K. Brask ,  Jack Kavalieros ,  Robert S. Chau

发明人： Matthew V. Metz ,  Suman Datta ,  Mark L. Doczy ,  Justin K. Brask ,  Jack Kavalieros ,  Robert S. Chau

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC分类号： H01L21/31691 ,  H01L21/02197 ,  H01L21/02269 ,  H01L21/02293 ,  H01L21/28079 ,  H01L21/28194 ,  H01L29/495 ,  H01L29/517

摘要： A semiconductor device is described. That semiconductor device comprises a high-k gate dielectric layer that is formed on a substrate that applies strain to the high-k gate dielectric layer, and a metal gate electrode that is formed on the high-k gate dielectric layer.

摘要翻译： 描述半导体器件。 该半导体器件包括形成在对高k栅极电介质层施加应变的基板上的高k栅极电介质层和形成在高k栅极电介质层上的金属栅电极。

公开(公告)号：US07381608B2

公开(公告)日：2008-06-03

申请号：US11006218

申请日：2004-12-07

申请人： Justin K. Brask ,  Sangwoo Pae ,  Jack Kavalieros ,  Matthew V. Metz ,  Mark L. Doczy ,  Suman Datta ,  Robert S. Chau ,  Jose A. Maiz

发明人： Justin K. Brask ,  Sangwoo Pae ,  Jack Kavalieros ,  Matthew V. Metz ,  Mark L. Doczy ,  Suman Datta ,  Robert S. Chau ,  Jose A. Maiz

IPC分类号： H01L21/8238

CPC分类号： H01L29/66545 ,  H01L21/28079 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

摘要： A method for making a semiconductor device is described. That method comprises adding nitrogen to a silicon dioxide layer to form a nitrided silicon dioxide layer on a substrate. After forming a sacrificial layer on the nitrided silicon dioxide layer, the sacrificial layer is removed to generate a trench. A high-k gate dielectric layer is formed on the nitrided silicon dioxide layer within the trench, and a metal gate electrode is formed on the high-k gate dielectric layer.

摘要翻译： 描述制造半导体器件的方法。 该方法包括向二氧化硅层中加入氮以在基底上形成氮化二氧化硅层。 在氮化二氧化硅层上形成牺牲层之后，除去牺牲层以产生沟槽。 在沟槽内的氮化二氧化硅层上形成高k栅介质层，在高k栅介质层上形成金属栅电极。

公开(公告)号：US07148099B2

公开(公告)日：2006-12-12

申请号：US10877836

申请日：2004-06-24

申请人： Suman Datta ,  Jack Kavalieros ,  Mark L. Doczy ,  Matthew V. Metz ,  Justin K. Brask ,  Robert S. Chau

发明人： Suman Datta ,  Jack Kavalieros ,  Mark L. Doczy ,  Matthew V. Metz ,  Justin K. Brask ,  Robert S. Chau

IPC分类号： H01L21/8338

CPC分类号： H01L21/28247 ,  H01L21/26586 ,  H01L21/28238 ,  H01L21/3105 ,  H01L21/31111 ,  H01L21/31155 ,  H01L21/32134 ,  H01L21/32137 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/495 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66553

摘要： In a metal gate replacement process, a cup-shaped gate metal oxide dielectric may have a vertical portion that may be exposed to a silicon ion implantation. As a result of the implantation, the dielectric constant of a vertical portion may be reduced, reducing fringe capacitance.

摘要翻译： 在金属栅极更换工艺中，杯状栅极金属氧化物电介质可以具有可暴露于硅离子注入的垂直部分。 作为注入的结果，可以减小垂直部分的介电常数，减少边缘电容。

公开(公告)号：US07084038B2

公开(公告)日：2006-08-01

申请号：US11210220

申请日：2005-08-22

申请人： Mark L. Doczy ,  Gilbert Dewey ,  Suman Datta ,  Sangwoo Pae ,  Justin K. Brask ,  Jack Kavalieros ,  Matthew V. Metz ,  Adrian B. Sherrill ,  Markus Kuhn ,  Robert S. Chau

发明人： Mark L. Doczy ,  Gilbert Dewey ,  Suman Datta ,  Sangwoo Pae ,  Justin K. Brask ,  Jack Kavalieros ,  Matthew V. Metz ,  Adrian B. Sherrill ,  Markus Kuhn ,  Robert S. Chau

IPC分类号： H01L21/336

CPC分类号： H01L21/0214 ,  H01L21/02142 ,  H01L21/02175 ,  H01L21/022 ,  H01L21/28176 ,  H01L21/28194 ,  H01L21/3144 ,  H01L21/31691 ,  H01L28/56 ,  H01L29/517 ,  H01L29/518

摘要： A method for making a semiconductor device is described. That method comprises forming an oxide layer on a substrate, and forming a high-k dielectric layer on the oxide layer. The oxide layer and the high-k dielectric layer are then annealed at a sufficient temperature for a sufficient time to generate a gate dielectric with a graded dielectric constant.

摘要翻译： 描述制造半导体器件的方法。 该方法包括在衬底上形成氧化物层，并在氧化物层上形成高k电介质层。 然后将氧化物层和高k电介质层在足够的温度下退火足够的时间以产生具有渐变介电常数的栅极电介质。

公开(公告)号：US20090075445A1

公开(公告)日：2009-03-19

申请号：US12313368

申请日：2008-11-19

申请人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau ,  Everett X. Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Y. Jin ,  Mark Stettler ,  Martin D. Giles

发明人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau ,  Everett X. Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Y. Jin ,  Mark Stettler ,  Martin D. Giles

IPC分类号： H01L21/336

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  Y10S438/933

摘要： A transistor may be formed of different layers of silicon germanium, a lowest layer having a graded germanium concentration and upper layers having constant germanium concentrations such that the lowest layer is of the form Si1-xGex. The highest layer may be of the form Si1-yGey on the PMOS side. A source and drain may be formed of epitaxial silicon germanium of the form Si1-zGez on the PMOS side. In some embodiments, x is greater than y and z is greater than x in the PMOS device. Thus, a PMOS device may be formed with both uniaxial compressive stress in the channel direction and in-plane biaxial compressive stress. This combination of stress may result in higher mobility and increased device performance in some cases.

摘要翻译： 晶体管可以由不同的硅锗层形成，具有梯度锗浓度的最低层和具有恒定锗浓度的上层，使得最底层具有Si1-xGex形式。 最高层可以是PMOS侧的Si1-yGey形式。 源极和漏极可以由PMOS侧的Si1-zGez形式的外延硅锗形成。 在一些实施例中，在PMOS器件中，x大于y且z大于x。 因此，PMOS器件可以在沟道方向上具有单轴压应力和面内双轴压应力。 在某些情况下，这种压力的组合可能导致更高的移动性和增加的设备性能。

公开(公告)号：US07442983B2

公开(公告)日：2008-10-28

申请号：US11390892

申请日：2006-03-27

申请人： Mark L. Doczy ,  Gilbert Dewey ,  Suman Datta ,  Sangwoo Pae ,  Justin K. Brask ,  Jack Kavalieros ,  Matthew V. Metz ,  Adrian B. Sherrill ,  Markus Kuhn ,  Robert S. Chau

发明人： Mark L. Doczy ,  Gilbert Dewey ,  Suman Datta ,  Sangwoo Pae ,  Justin K. Brask ,  Jack Kavalieros ,  Matthew V. Metz ,  Adrian B. Sherrill ,  Markus Kuhn ,  Robert S. Chau

IPC分类号： H01L27/108

CPC分类号： H01L21/0214 ,  H01L21/02142 ,  H01L21/02175 ,  H01L21/022 ,  H01L21/28176 ,  H01L21/28194 ,  H01L21/3144 ,  H01L21/31691 ,  H01L28/56 ,  H01L29/517 ,  H01L29/518

摘要： A method for making a semiconductor device is described. That method comprises forming an oxide layer on a substrate, and forming a high-k dielectric layer on the oxide layer. The oxide layer and the high-k dielectric layer are then annealed at a sufficient temperature for a sufficient time to generate a gate dielectric with a graded dielectric constant.

摘要翻译： 描述制造半导体器件的方法。 该方法包括在衬底上形成氧化物层，并在氧化物层上形成高k电介质层。 然后将氧化物层和高k电介质层在足够的温度下退火足够的时间以产生具有渐变介电常数的栅极电介质。

公开(公告)号：US07126199B2

公开(公告)日：2006-10-24

申请号：US10951073

申请日：2004-09-27

申请人： Mark L. Doczy ,  Justin K. Brask ,  Jack Kavalieros ,  Chris Barns ,  Matthew V. Metz ,  Suman Datta ,  Robert S. Chau

发明人： Mark L. Doczy ,  Justin K. Brask ,  Jack Kavalieros ,  Chris Barns ,  Matthew V. Metz ,  Suman Datta ,  Robert S. Chau

IPC分类号： H01L29/94

CPC分类号： H01L21/823437 ,  H01L21/823828

摘要： A complementary metal oxide semiconductor integrated circuit may be formed with NMOS and PMOS transistors that have high dielectric constant gate dielectric material over a semiconductor substrate. A metal barrier layer may be formed over the gate dielectric. A workfunction setting metal layer is formed over the metal barrier layer and a cap metal layer is formed over the workfunction setting metal layer.

摘要翻译： 互补金属氧化物半导体集成电路可以形成有在半导体衬底上具有高介电常数栅极电介质材料的NMOS和PMOS晶体管。 可以在栅极电介质上方形成金属阻挡层。 在金属阻挡层上方形成功函设定金属层，在功函设定金属层上形成帽金属层。

公开(公告)号：US07074680B2

公开(公告)日：2006-07-11

申请号：US10935784

申请日：2004-09-07

申请人： Mark L. Doczy ,  Gilbert Dewey ,  Suman Datta ,  Sangwoo Pae ,  Justin K. Brask ,  Jack Kavalieros ,  Matthew V. Metz ,  Adrian B. Sherrill ,  Markus Kuhn ,  Robert S. Chau

发明人： Mark L. Doczy ,  Gilbert Dewey ,  Suman Datta ,  Sangwoo Pae ,  Justin K. Brask ,  Jack Kavalieros ,  Matthew V. Metz ,  Adrian B. Sherrill ,  Markus Kuhn ,  Robert S. Chau

IPC分类号： H01L21/336

CPC分类号： H01L21/0214 ,  H01L21/02142 ,  H01L21/02175 ,  H01L21/022 ,  H01L21/28176 ,  H01L21/28194 ,  H01L21/3144 ,  H01L21/31691 ,  H01L28/56 ,  H01L29/517 ,  H01L29/518

摘要： A method for making a semiconductor device is described. That method comprises forming an oxide layer on a substrate, and forming a high-k dielectric layer on the oxide layer. The oxide layer and the high-k dielectric layer are then annealed at a sufficient temperature for a sufficient time to generate a gate dielectric with a graded dielectric constant.