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60 条记录 (耗时 0.047 秒)

    Phase comparator lock detect circuit and a synthesizer using same
    33.
    发明授权
    Phase comparator lock detect circuit and a synthesizer using same 失效
    相位比较器锁定检测电路和使用相位比较器的合成器

    公开(公告)号：US4806878A

    公开(公告)日：1989-02-21

    申请号：US56476

    申请日：1987-07-17

    申请人： Nicholas P. Cowley

    发明人： Nicholas P. Cowley

    IPC分类号： H03L7/089 ,  H03L7/095 ,  H03L7/00 ,  H03L7/06

    CPC分类号： H03L7/095 ,  H03L7/089 ,  Y10S331/02

    摘要： A lock detect circuit (FIG. 3) for use in a synthesiser of the type comprising a phase comparator (5), a reference frequency source (11, 13, 15) a variable frequency oscillator (1), a variable divider (3) and a loop amplifier (7). The circuit includes logic gates (31, 33, . . . 41) to monitor the frequency `up` and frequency `down` error signals (C.sub.U, C.sub.D) produced by the comparator (5) and provides an `in-lock` indication (S) when frequency `up` or frequency `down` signals exclusively are detected in a predetermined period ( .sub.D). Accordingly this circuit may comprise a variable delay (31) an inverter (33) an AND-gate (35) and an OR-gate (39) for generating a comparison signal:f'.sub.E =F.sub.N .multidot.C.sub.D +C.sub.Uwhere f.sub.N is the signal from the inverter time delay pair derived from the divider output. This signal is fed to a series of flip-flops (37) clocked by the frequency down signal. The outputs (Q) of the flip-flops (37) are referred to a second AND-gate (41) to generate the `in-lock` signal (S).To accommodate under critical damping a latch (43) may be provided at the signal output. Alternatively two such circuits, one with reversed input connections may be used in tandem to provide both positive to negative detect windows.

    摘要翻译： PCT No.PCT / GB86 / 00555 Sec。 371日期1987年7月17日 102（e）日期1987年7月17日PCT提交1986年9月18日PCT公布。 公开号WO87 / 01885 日期：1987年3月26日。一种在包括相位比较器（5），参考频率源（11,13,15），变频振荡器（1）的合成器中使用的锁定检测电路（图3） ，可变分频器（3）和环路放大器（7）。 该电路包括用于监视由比较器（5）产生的频率“向上”和“下降”误差信号（CU，CD）的逻辑门（31,33，...），并提供“锁定”指示 在预定时间段（D）中检测到频率“上”或频率“下”信号是专用的（S）。 因此，该电路可以包括用于产生比较信号的可变延迟（31）反相器（33）与门（35）和或门（39），f'E = FNxCD + CU其中fN是来自 从分频器输出导出的变频器时间延迟对。 该信号被馈送到由降频信号计时的一系列触发器（37）。 触发器（37）的输出（Q）被称为第二与门（41）以产生“锁定”信号（S）。 为了适应临界阻尼，可以在信号输出处提供闩锁（43）。 或者，可以串联使用两个这样的电路，一个具有反向输入连接的电路以提供正向负检测窗口。

    FM demodulators
    34.
    发明授权
    FM demodulators 失效
    FM解调器

    公开(公告)号：US4746873A

    公开(公告)日：1988-05-24

    申请号：US898176

    申请日：1986-08-20

    申请人： Nicholas P. Cowley

    发明人： Nicholas P. Cowley

    IPC分类号： H03D3/00 ,  H03G3/20

    CPC分类号： H03G3/3036 ,  H03D3/003

    摘要： Apparatus for obtaining programmable threshold extension of an FM demodulator comprises a limiter preamplifier 4 and a variable gain buffer amplifier 6. The buffer amplifier 6 is provided with an external control node 16 such that the signal level fed from the buffer amplifier 6 to an injection locked oscillator/divider 8 can be programmed in dependence upon a control signal applied to the external control node 16. In this manner threshold extension of the FM demodulator can be selectively applied in dependence upon the noise level in an FM input signal to be demodulated. The limiter preamplifier 4 and the buffer amplifier 6 may form part of an automatic gain control circuit.

    摘要翻译： 用于获得FM解调器的可编程阈值扩展的装置包括限幅器前置放大器4和可变增益缓冲放大器6.缓冲放大器6设置有外部控制节点16，使得从缓冲放大器6馈送到注入锁定 可以根据施加到外部控制节点16的控制信号对振荡器/分频器8进行编程。以这种方式，根据要解调的FM输入信号中的噪声电平，可以选择性地施加FM解调器的阈值扩展。 限幅器前置放大器4和缓冲放大器6可以形成自动增益控制电路的一部分。

    Master-slave digital voltage regulators
    35.
    发明授权
    Master-slave digital voltage regulators 有权
    主从数字电压调节器

    公开(公告)号：US09397566B2

    公开(公告)日：2016-07-19

    申请号：US14220881

    申请日：2014-03-20

    申请人： Nicholas P. Cowley ,  Harish K. Krishnamurthy ,  Ruchir Saraswat

    发明人： Nicholas P. Cowley ,  Harish K. Krishnamurthy ,  Ruchir Saraswat

    IPC分类号： G05F1/00 ,  H02M3/158 ,  H02M3/157 ,  H02M1/00

    CPC分类号： H02M3/158 ,  H01L25/0657 ,  H01L2225/06541 ,  H02M1/088 ,  H02M3/157 ,  H02M2001/008

    摘要： Described is an apparatus which comprises: a first bridge to be coupled to a first load; a first Pulse Width Modulation (PWM) circuit to drive the first bridge; a second bridge to be coupled to a second load; and a second PWM circuit to drive the second bridge, wherein the first PWM circuit is controlled by a first digital word separate from a second digital word, wherein the second PWM circuit is controlled by the second digital, and wherein the second digital word is derived from the first digital word.

    摘要翻译： 描述了一种装置，其包括：要耦合到第一负载的第一桥; 用于驱动第一桥的第一脉宽调制（PWM）电路; 耦合到第二负载的第二桥; 以及驱动所述第二桥的第二PWM电路，其中所述第一PWM电路由与第二数字字分离的第一数字字来控制，其中所述第二PWM电路由所述第二数字控制，并且其中所述第二数字字被导出 从第一个数字字。

    HETEROGENOUS MEMORY ACCESS
    36.
    发明申请
    HETEROGENOUS MEMORY ACCESS 有权
    异构存储器访问

    公开(公告)号：US20150082062A1

    公开(公告)日：2015-03-19

    申请号：US14030515

    申请日：2013-09-18

    申请人： Ruchir Saraswat ,  Matthias Gries ,  Nicholas P. Cowley

    发明人： Ruchir Saraswat ,  Matthias Gries ,  Nicholas P. Cowley

    IPC分类号： G06F1/32 ,  G06F3/06

    CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G06F3/0625 ,  G06F3/0644 ,  G06F3/0685 ,  G06F12/02 ,  G06F12/0246 ,  G06F2212/7201 ,  G06F2212/7202 ,  G06F2212/7211 ,  G11C5/025 ,  G11C5/14 ,  Y02D10/13 ,  Y02D10/14

    摘要： A memory controller operable for selective memory access to areas of memory exhibiting different attributes leverages different memory capabilities that vary access speed, retention time and power consumption, among others. Different areas of memory have different attributes while remaining available to applications as a single contiguous range of addressable memory. The memory controller employs an operating mode that identifies operational priorities for a computing device, such as speed, power conservation, or efficiency. The memory controller identifies an area of memory based on an expected usage of the data stored in the area, for example an access frequency indicating future retrieval. The memory controller therefore selects areas of memory based on the operating mode and the expected usage of data to be stored in the area according to a heuristic that favors areas of memory based on those exhibiting attributes having a high correspondence to the expected usage of the data.

    摘要翻译： 存储器控制器可操作用于对显示不同属性的存储器区域的选择性存储器访问，利用改变存取速度，保留时间和功耗的不同存储器能力等。 存储器的不同区域具有不同的属性，而作为可寻址存储器的单个连续范围，可用于应用。 存储器控制器采用识别计算设备的操作优先级的操作模式，例如速度，功率节省或效率。 存储器控制器基于存储在该区域中的数据的预期使用情况来识别存储器区域，例如指示将来检索的访问频率。 因此，存储器控制器基于操作模式和存储在该区域中的数据的预期使用量，根据启发式方式来选择存储器区域，该启发式方法基于那些呈现与数据的预期使用高度对应的属性的那些， 。

    Frequency dividing arrangements
    38.
    发明授权
    Frequency dividing arrangements 失效
    分频布置

    公开(公告)号：US4862515A

    公开(公告)日：1989-08-29

    申请号：US19276

    申请日：1987-04-09

    申请人： Nicholas P. Cowley

    发明人： Nicholas P. Cowley

    IPC分类号： H03K23/66 ,  H03B19/00 ,  H03J3/00 ,  H03J5/02 ,  H03J7/02 ,  H03K21/08 ,  H03L7/183

    CPC分类号： H03L7/183 ,  H03B19/00 ,  H03K21/08

    摘要： A frequency dividing arrangement 5 comprises a frequency divider 6 coupled to an active filler 7 which is operative to suppress output radiation from the frequency dividing arrangement. The arrangement 5 may be incorporated into a frequency synthesis loop 4 of a television tuner circuit in order to reduce interference between the loop 4 and a down conversion stage of the tuner circuit.

    摘要翻译： PCT No.PCT / GB86 / 00351 Sec。 371日期1987年4月9日 102（e）1987年4月9日PCT PCT 1986年6月18日PCT公布。 公开号WO87 / 00365 日期：1987年1月15日。分频装置5包括耦合到有源填充物7的分频器6，其用于抑制来自分频装置的输出辐射。 为了减少环路4与调谐器电路的下变频级之间的干扰，可以将装置5并入电视调谐器电路的频率合成循环4中。

    BIOFEEDBACK SENSORS IN A BODY AREA NETWORK
    40.
    发明申请
    BIOFEEDBACK SENSORS IN A BODY AREA NETWORK 审中-公开
    BIOEBACK传感器在身体区域网络

    公开(公告)号：US20160089075A1

    公开(公告)日：2016-03-31

    申请号：US14499100

    申请日：2014-09-27

    申请人： Nicholas P. Cowley ,  Ruchir Saraswat ,  Richard J. Goldman

    发明人： Nicholas P. Cowley ,  Ruchir Saraswat ,  Richard J. Goldman

    IPC分类号： A61B5/00 ,  A61B5/053

    CPC分类号： A61B5/486 ,  A61B5/0002 ,  A61B5/0015 ,  A61B5/0022 ,  A61B5/0024 ,  A61B5/0028 ,  A61B5/0531 ,  A61B5/0533 ,  A61B5/72 ,  A61B5/7228 ,  A61B5/725 ,  A61B5/7405 ,  A61B5/742 ,  A61B5/7455 ,  A61B5/7475 ,  A61B2560/0475 ,  G06F19/00 ,  G16H40/63 ,  H04B13/005 ,  H04L67/12 ,  H04W4/38 ,  H04W4/80

    摘要： Technologies for the sensing of biofeedback signals of a user include a body area network (BAN) system comprising one or more biofeedback sensors and one or more BAN controllers. The biofeedback sensors are configured to sense BAN signals, which may include biofeedback signals and body-coupled communication (BCC) signals. To facilitate communication, the biofeedback sensors may demultiplex the sensed BAN signals into biofeedback signals and incoming BCC signals. Similarly, the biofeedback sensors may multiplex outgoing BCC signals with sensed biofeedback signals. The BAN controller may communicate in a similar manner. Additionally, the BAN controller may process incoming BCC signals and provide feedback to the user based on BCC signals received from the biofeedback sensors.

    摘要翻译： 用于感测用户的生物反馈信号的技术包括包括一个或多个生物反馈传感器和一个或多个BAN控制器的体区网络（BAN）系统。 生物反馈传感器被配置为感测BAN信号，其可以包括生物反馈信号和体耦合通信（BCC）信号。 为了促进通信，生物反馈传感器可以将感测到的BAN信号解复用为生物反馈信号和输入的BCC信号。 类似地，生物反馈传感器可以将输出的BCC信号与感测的生物反馈信号进行多路复用。 BAN控制器可以以类似的方式进行通信。 此外，BAN控制器可以处理传入的BCC信号并且基于从生物反馈传感器接收的BCC信号向用户提供反馈。