公开(公告)号：US5918149A

公开(公告)日：1999-06-29

申请号：US602415

申请日：1996-02-16

申请人： Paul R. Besser ,  John A. Iacoponi ,  Roger Alvis

发明人： Paul R. Besser ,  John A. Iacoponi ,  Roger Alvis

IPC分类号： H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L21/441

CPC分类号： H01L21/76843 ,  H01L23/5226 ,  H01L23/53223 ,  H01L2924/0002

摘要： The present semiconductor device and method of fabrication thereof includes the provision of a trench or via hole in a dielectric, with a barrier layer thereon extending into the trench or via hole. A layer of titanium is provided over the barrier layer, also extending into the trench or via hole, and aluminum or aluminum alloy is provided over the titanium layer. The barrier layer provides good conformal coverage while also preventing outgassing of the dielectric from adversely affecting the conductor. The barrier layer also serves as a wetting agent for the deposition and flowing of aluminum or aluminum alloy. The titanium layer can be extremely thin, or non-existent, so as to avoid significant growth of TiAl.sub.3 and the problems attendant thereto.

摘要翻译： 本半导体器件及其制造方法包括在电介质中设置沟槽或通孔，其上的阻挡层延伸到沟槽或通孔中。 在阻挡层上设置一层钛，也延伸到沟槽或通孔中，在钛层上提供铝或铝合金。 阻挡层提供良好的保形覆盖，同时还防止电介质的除气不利地影响导体。 阻挡层还用作铝或铝合金的沉积和流动的润湿剂。 钛层可以非常薄或不存在，以避免TiAl 3的显着生长和伴随的问题。

公开(公告)号：US20100025855A1

公开(公告)日：2010-02-04

申请号：US12472824

申请日：2009-05-27

申请人： Christof Streck ,  Volker Kahlert ,  John A. Iacoponi

发明人： Christof Streck ,  Volker Kahlert ,  John A. Iacoponi

IPC分类号： H01L23/522 ,  H01L21/768

CPC分类号： H01L21/76814 ,  H01L21/76816 ,  H01L21/76831

摘要： During the patterning of sophisticated metallization systems, a damaged surface portion of a sensitive low-k dielectric material may be efficiently replaced by a well-controlled dielectric material, thereby enabling an adaptation of the material characteristics and/or the layer thickness of the replacement material. Thus, established lithography and etch techniques may be used in combination with reduced critical dimensions and dielectric materials of even further reduced permittivity.

摘要翻译： 在复杂的金属化系统的图案化期间，敏感的低k电介质材料的受损表面部分可以被良好控制的电介质材料有效地代替，从而能够改变替代材料的材料特性和/或层厚度 。 因此，所建立的光刻和蚀刻技术可以与降低的介电常数的降低的临界尺寸和电介质材料结合使用。

公开(公告)号：US20080305617A1

公开(公告)日：2008-12-11

申请号：US11811418

申请日：2007-06-07

申请人： E. Todd Ryan ,  John A. Iacoponi

发明人： E. Todd Ryan ,  John A. Iacoponi

IPC分类号： H01L21/479

CPC分类号： H01L21/76849

摘要： In one disclosed embodiment, the present method for depositing a conductive capping layer on metal lines comprises forming metal lines on a dielectric layer, applying a voltage to the metal lines, and depositing the conductive capping layer on the metal lines. The applied voltage increases the selectivity of the deposition process used, thereby preventing the conductive capping layer from causing a short between the metal lines. The conductive capping layer may be deposited through electroplating, electrolessly, by atomic layer deposition (ALD), or by chemical vapor deposition (CVD), for example. In one embodiment, the present method is utilized to fabricate a semiconductor wafer. In one embodiment, the metal lines comprise copper lines, while the conductive capping layer may comprise tantalum or cobalt. The present method enables deposition of a capping layer having high electromigration resistance.

摘要翻译： 在一个公开的实施例中，用于在金属线上沉积导电覆盖层的本方法包括在电介质层上形成金属线，向金属线施加电压，以及在金属线上沉积导电覆盖层。 施加的电压增加了所使用的沉积工艺的选择性，从而防止导电覆盖层在金属线之间引起短路。 导电覆盖层可通过电镀，无电解，原子层沉积（ALD）或化学气相沉积（CVD）沉积。 在一个实施例中，本方法用于制造半导体晶片。 在一个实施例中，金属线包括铜线，而导电覆盖层可以包括钽或钴。 本方法能够沉积具有高耐迁移性的覆盖层。

公开(公告)号：US06809032B1

公开(公告)日：2004-10-26

申请号：US10136513

申请日：2002-05-01

申请人： Frank Mauersberger ,  Peter J. Beckage ,  Paul R. Besser ,  Frederick N. Hause ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi

发明人： Frank Mauersberger ,  Peter J. Beckage ,  Paul R. Besser ,  Frederick N. Hause ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi

IPC分类号： H01L21302

CPC分类号： B24B37/013 ,  B24B49/12 ,  H01L21/3212 ,  H01L21/76801 ,  H01L21/7684 ,  H01L21/76877

摘要： In another aspect of the present invention, a system for detecting an endpoint in a polishing process is provided. The system comprises a polishing tool, a controllable light source, a sensor, and a controller. The polishing tool is capable of polishing a surface of a semiconductor device, wherein the semiconductor device includes a first layer comprised of a first material and a second layer comprised of a second material. The first layer is positioned above the second layer. The controllable light source is capable of delivering light having one of a plurality of a preselected frequencies to the surface of the semiconductor device. The sensor is capable of detecting the light reflected from the surface of the semiconductor device. The controller is capable of determining the second material, instructing the controllable light source to deliver light of one of the frequencies in response to the second material, comparing the reflected light to a preselected setpoint, and modifying the polishing process in response to the reflected light exceeding the preselected setpoint.

摘要翻译： 在本发明的另一方面，提供了一种用于在抛光过程中检测端点的系统。 该系统包括抛光工具，可控光源，传感器和控制器。 抛光工具能够抛光半导体器件的表面，其中半导体器件包括由第一材料构成的第一层和由第二材料构成的第二层。 第一层位于第二层之上。 可控光源能够将具有多个预选频率中的一个的光传送到半导体器件的表面。 传感器能够检测从半导体器件的表面反射的光。 所述控制器能够确定所述第二材料，指示所述可控光源响应于所述第二材料传送所述频率之一的光，将所述反射光与预选设定值进行比较，以及响应于所述反射光修改所述抛光过程 超过预选设定值。

公开(公告)号：US06649533B1

公开(公告)日：2003-11-18

申请号：US09305827

申请日：1999-05-05

申请人： John A. Iacoponi

发明人： John A. Iacoponi

IPC分类号： H02L2120

CPC分类号： H01L24/03 ,  H01L23/3192 ,  H01L24/11 ,  H01L24/12 ,  H01L2224/0401 ,  H01L2224/05006 ,  H01L2224/05572 ,  H01L2224/131 ,  H01L2924/00013 ,  H01L2924/0002 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2224/13099 ,  H01L2224/05552

摘要： A method and an apparatus for forming an under bump metallurgy layer over a contact pad area on an interconnect formed over a semiconductor substrate are provided which eliminate a pretreatment process for removing native oxide on the contact pad area prior to the deposition of the under bump metallurgy layer. In one embodiment, the removal of a cap layer which insulates the contact pad area and the deposition of the under bump metallurgy layer are carried out without leaving a vacuum environment.

摘要翻译： 提供了一种用于在半导体衬底上形成的互连件上的接触焊盘区域上形成凸块下金属层的方法和装置，其消除了在沉积凸起下金属之前去除接触焊盘区域上的自然氧化物的预处理工艺 层。 在一个实施例中，去除接触焊盘区域绝缘的覆盖层和凸块下金属层的沉积不会留下真空环境。

公开(公告)号：US06448099B1

公开(公告)日：2002-09-10

申请号：US09723485

申请日：2000-11-28

申请人： John A. Iacoponi ,  Tom Spikes, Jr. ,  John Miethke

发明人： John A. Iacoponi ,  Tom Spikes, Jr. ,  John Miethke

IPC分类号： H01L3126

CPC分类号： G01R31/307

摘要： A method is used to test a semiconductor wafer for misaligned layers formed therein. The method comprises forming a plurality of electrically conductive connections on a surface of the semiconductor wafer. A portion of the electrically conductive connections are coupled to a voltage supply. Thereafter, a voltage contrast analysis of the surface of the semiconductor wafer is performed, and a first pattern of the plurality of electrically conductive connections coupled to the voltage supply is determined from the voltage contrast analysis. The method further comprises comparing the first pattern to a desired pattern, and indicating an error in response to the first pattern differing from the desired pattern.

摘要翻译： 使用一种方法来测试其中形成的不对准层的半导体晶片。 该方法包括在半导体晶片的表面上形成多个导电连接。 导电连接的一部分耦合到电压源。 此后，进行半导体晶片的表面的电压对比度分析，并且根据电压对比度分析确定耦合到电压源的多个导电连接的第一图案。 该方法还包括将第一图案与期望图案进行比较，并且响应于与期望图案不同的第一图案来指示误差。

公开(公告)号：US06413846B1

公开(公告)日：2002-07-02

申请号：US09712501

申请日：2000-11-14

申请人： Paul R. Besser ,  Errol Todd Ryan ,  Frederick N. Hause ,  Frank Mauersberger ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

发明人： Paul R. Besser ,  Errol Todd Ryan ,  Frederick N. Hause ,  Frank Mauersberger ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

IPC分类号： H01L2144

CPC分类号： H01L21/76897 ,  H01L21/76802 ,  Y10S438/97

摘要： A method of forming conductive contacts or an integrated circuit device is disclosed herein. In one embodiment, the method comprises forming a transistor above a semiconducting substrate, and forming a first layer comprised of an orthosilicate glass material above the transistor and the substrate. The method further comprises forming a second layer comprised of an insulating material above the first layer, and performing at least one etching process to define an opening in the second layer for a conductive contact to be formed therein, wherein the first layer comprised of an orthosilicate glass material acts as an etch stop layer during the etching of the opening in the second layer.

摘要翻译： 本文公开了一种形成导电触头或集成电路器件的方法。 在一个实施例中，该方法包括在半导体衬底上形成晶体管，以及在晶体管和衬底之上形成由原硅酸盐玻璃材料组成的第一层。 该方法还包括在第一层之上形成由绝缘材料构成的第二层，并且执行至少一个蚀刻工艺以在第二层中限定用于要在其中形成的导电接触的开口，其中，由原硅酸盐 玻璃材料在蚀刻第二层中的开口期间用作蚀刻停止层。

公开(公告)号：US06239021B1

公开(公告)日：2001-05-29

申请号：US09655110

申请日：2000-09-05

申请人： Shekhar Pramanick ,  Dirk Brown ,  John A. Iacoponi

发明人： Shekhar Pramanick ,  Dirk Brown ,  John A. Iacoponi

IPC分类号： H01L214763

CPC分类号： H01L21/76873 ,  H01L21/76843 ,  H01L21/76847 ,  H01L23/5283 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53242 ,  H01L23/53252 ,  H01L2924/0002 ,  Y10S257/915 ,  H01L2924/00

摘要： An integrated circuit and a method for manufacturing therefor is provided in which a partial dual damascene deposition is performed to place a barrier, seed, and conductive layer in most of a via between two interconnect channels and then capping the via with a further barrier, seed, conductive layer to prevent electromigration between an interconnect channel and the via.

摘要翻译： 提供了一种集成电路及其制造方法，其中执行部分双镶嵌沉积以将屏障，晶种和导电层放置在两个互连通道之间的通孔的大部分中，然后用另外的阻挡物，种子 导电层，以防止互连通道和通孔之间的电迁移。

公开(公告)号：US06187670B1

公开(公告)日：2001-02-13

申请号：US09204741

申请日：1998-12-02

申请人： Dirk Brown ,  John A. Iacoponi

发明人： Dirk Brown ,  John A. Iacoponi

IPC分类号： H01L214763

CPC分类号： H01L21/76876 ,  H01L21/76843 ,  H01L21/76873 ,  H01L2221/1089

摘要： A method is provided for forming seed layers in semiconductor channel and via openings by using a two-stage approach after lining the channel and via openings with barrier material. First, a low temperature deposition of a seed layer is performed at below the 250° C. at which conductive material agglomeration occurs. Second, a higher temperature deposition of a seed layer is performed at above 250° C. Then, the conductive material is deposited to fill the channel and via openings.

摘要翻译： 提供了一种用于在通过阻挡材料衬套通道和通孔之后通过使用两级方法在半导体通道和通孔中形成晶种层的方法。 首先，在低于导致发生导电材料聚集的250℃下进行种子层的低温沉积。 其次，在250℃以上进行种子层的较高温度的沉积。然后，沉积导电材料以填充通道和通孔。

公开(公告)号：US6100181A

公开(公告)日：2000-08-08

申请号：US305906

申请日：1999-05-05

申请人： Lu You ,  John A. Iacoponi

发明人： Lu You ,  John A. Iacoponi

IPC分类号： H01L21/768 ,  H01L23/58

CPC分类号： H01L21/76834

摘要： A method for manufacturing an integrated circuit using damascene processes is provided in which planar surfaces subjected to chemical-mechanical polishing are protected by a protective low dielectric constant coating. The coatings are of organic silicon materials which are spun on and baked in preparation of the deposition of subsequent dielectric layers.

摘要翻译： 提供一种使用镶嵌工艺制造集成电路的方法，其中经受化学机械抛光的平面被保护的低介电常数涂层所保护。 涂层是有机硅材料，其在制备随后的电介质层的沉积中被纺丝并烘烤。