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    TERNARY CONTENT ADDRESSABLE MEMORY USING PHASE CHANGE DEVICES
    41.
    发明申请
    TERNARY CONTENT ADDRESSABLE MEMORY USING PHASE CHANGE DEVICES 审中-公开
    使用相位变更设备的内容可寻址存储器

    公开(公告)号：US20120120701A1

    公开(公告)日：2012-05-17

    申请号：US13350823

    申请日：2012-01-16

    申请人： Brian L. Ji ,  Chung H. Lam ,  Robert K. Montoye ,  Bipin Rajendran

    发明人： Brian L. Ji ,  Chung H. Lam ,  Robert K. Montoye ,  Bipin Rajendran

    IPC分类号： G11C15/00

    CPC分类号： G11C15/046 ,  G11C13/0004

    摘要： A content addressable memory device with a plurality of memory cells storing ternary data values of high, low, and don't care. An aspect of the content addressable memory device is the use of first memory elements and second memory elements in the memory cells. The first and second memory elements are electrically coupled in parallel circuit to a match-line. The first memory elements are coupled to first word-lines and the second memory elements are coupled to second word-lines. The first memory elements are configured to store low resistance states if the ternary data value is low and high resistance states if the ternary data value is either high or don't care. The second memory elements are configured to store the low resistance states if the ternary data value is high and the high resistance states if the ternary data value is either low or don't care.

    摘要翻译： 一种具有多个存储单元的内容可寻址存储器件，其存储高，低和不关心的三进制数据值。 内容可寻址存储器件的一个方面是在存储器单元中使用第一存储器元件和第二存储器元件。 第一和第二存储器元件以并联电路电耦合到匹配线。 第一存储器元件耦合到第一字线，并且第二存储器元件耦合到第二字线。 如果三进制数据值低，则第一存储器元件被配置为存储低电阻状态，并且如果三进制数据值高或不在乎，则高电阻状态。 如果三进制数据值高，则第二存储器元件被配置为存储低电阻状态，并且如果三进制数据值为低或不关心，则存在高电阻状态。

    Voltage conversion and integrated circuits with stacked voltage domains
    42.
    发明授权
    Voltage conversion and integrated circuits with stacked voltage domains 有权
    具有堆叠电压域的电压转换和集成电路

    公开(公告)号：US08174288B2

    公开(公告)日：2012-05-08

    申请号：US12422391

    申请日：2009-04-13

    申请人： Robert H. Dennard ,  Brian L. Ji

    发明人： Robert H. Dennard ,  Brian L. Ji

    IPC分类号： H03K19/0175

    CPC分类号： H03K3/00 ,  H02M3/07 ,  H03K3/356139 ,  H03K19/01806 ,  H03K19/018521

    摘要： An integrated circuit (IC) system includes a plurality of ICs configured in a stacked voltage domain arrangement such that a low side supply rail of at least one of ICs is common with a high side supply rail of at least another of the ICs; a reversible voltage converter coupled to power rails of each of the plurality of ICs, the reversible voltage converter configured for stabilizing individual voltage domains corresponding to each IC; and one or more data voltage level shifters configured to facilitate data communication between ICs operating in different voltage domains, wherein an input signal of a given logic state corresponding to one voltage in a first voltage domain is shifted to an output signal of the same logic state at another voltage in a second voltage domain.

    摘要翻译： 集成电路（IC）系统包括多个集成电路，其配置成堆叠的电压域布置，使得IC中的至少一个的低侧供电导轨与至少另一个IC的高侧供电导轨共同; 耦合到所述多个IC中的每一个的电源轨的可逆电压转换器，所述可逆电压转换器被配置用于稳定对应于每个IC的各个电压域; 以及一个或多个数据电压电平移位器，被配置为促进在不同电压域中操作的IC之间的数据通信，其中对应于第一电压域中的一个电压的给定逻辑状态的输入信号被转移到相同逻辑状态的输出信号 在第二电压域中的另一电压。

    Content addressable memory array
    43.
    发明授权
    Content addressable memory array 有权
    内容可寻址存储器阵列

    公开(公告)号：US08054662B2

    公开(公告)日：2011-11-08

    申请号：US12549752

    申请日：2009-08-28

    申请人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

    发明人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

    IPC分类号： G11C15/00

    CPC分类号： G11C15/046 ,  G11C7/1006 ,  G11C11/5678 ,  G11C13/0004

    摘要： A memory device for storing one or more addresses includes a match line and first and second memory cells that form a 2-bit memory cell. Each memory cell includes two memory elements coupled to a match line and selection lines coupled thereto. The selection lines provide a signal representative of a logical combination of at least two different inputs.

    摘要翻译： 用于存储一个或多个地址的存储器件包括匹配线和形成2位存储器单元的第一和第二存储器单元。 每个存储器单元包括耦合到匹配线的两个存储器元件和与其耦合的选择线。 选择线提供表示至少两个不同输入的逻辑组合的信号。

    CONTENT ADDRESSABLE MEMORY REFERENCE CLOCK
    45.
    发明申请
    CONTENT ADDRESSABLE MEMORY REFERENCE CLOCK 有权
    内容可寻址内存参考时钟

    公开(公告)号：US20110051486A1

    公开(公告)日：2011-03-03

    申请号：US12549772

    申请日：2009-08-28

    申请人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

    发明人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

    IPC分类号： G11C15/00 ,  G11C11/00 ,  G11C7/02

    CPC分类号： G11C15/046 ,  G11C13/0004

    摘要： A memory system includes a content addressable memory (CAM) including a plurality of match lines, each match line having a plurality of memory cells coupled thereto. The system also includes a match detector coupled to the CAM and a reference match line having a plurality of reference memory cells coupled thereto, the reference memory cells being of the same type and the memory cells. The system also includes a match line sensor coupled to the reference match line and the match detector that determines a characteristic of the reference match line and provides a timing signal to the match detector based on the characteristic.

    摘要翻译： 存储器系统包括包括多个匹配线的内容可寻址存储器（CAM），每个匹配线具有耦合到其上的多个存储器单元。 该系统还包括耦合到CAM的匹配检测器和具有耦合到其上的多个参考存储器单元的参考匹配线，参考存储器单元是相同类型的存储器单元。 该系统还包括耦合到参考匹配线的匹配线传感器和匹配检测器，其确定参考匹配线的特性，并且基于该特性向匹配检测器提供定时信号。

    CONTENT ADDRESSABLE MEMORY ARRAY PROGRAMMED TO PERFORM LOGIC OPERATIONS
    46.
    发明申请
    CONTENT ADDRESSABLE MEMORY ARRAY PROGRAMMED TO PERFORM LOGIC OPERATIONS 有权
    内容可寻址的存储阵列编程执行逻辑操作

    公开(公告)号：US20110051482A1

    公开(公告)日：2011-03-03

    申请号：US12549740

    申请日：2009-08-28

    申请人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

    发明人： Leland Chang ,  Gary S. Ditlow ,  Brian L. Ji ,  Robert K. Montoye

    IPC分类号： G11C15/00 ,  G11C11/00 ,  G11C7/00

    CPC分类号： G11C15/046 ,  G11C7/1006 ,  G11C13/0004

    摘要： A memory device for performing logical operations on two or more input variables includes a match line and first and second memory cells. The first and second memory cells collectively include a first, second, third and fourth memory element. The first, second, third and fourth memory elements may have either a first value or a second value programmed therein and wherein the first, second, third and fourth memory elements are programmed to either the high or low resistive values based on a particular logic function to be performed.

    摘要翻译： 用于对两个或多个输入变量执行逻辑运算的存储器件包括匹配线和第一和第二存储器单元。 第一和第二存储单元集体地包括第一，第二，第三和第四存储元件。 第一，第二，第三和第四存储器元件可以具有在其中编程的第一值或第二值，并且其中基于特定逻辑功能将第一，第二，第三和第四存储器元件编程为高电阻值或低电阻值 被执行。

    Content addressable memory using phase change devices
    47.
    发明授权
    Content addressable memory using phase change devices 有权
    内容可寻址内存使用相变设备

    公开(公告)号：US07751217B2

    公开(公告)日：2010-07-06

    申请号：US12166311

    申请日：2008-07-01

    申请人： Chung H. Lam ,  Brian L. Ji ,  Robert K. Montoye ,  Bipin Rajendran

    发明人： Chung H. Lam ,  Brian L. Ji ,  Robert K. Montoye ,  Bipin Rajendran

    IPC分类号： G11C15/00

    CPC分类号： G11C13/0004 ,  G11C15/046

    摘要： Content addressable memory device utilizing phase change devices. An aspect of the content addressable memory device is the use of a comparatively lower power search-line access element and a comparatively higher power word-line access element. The word-line access element is only utilized during write operations and the search-line access element is only utilized during search operations. The word-line access element being electrically coupled to a second end of a phase change memory element and a word-line. The search-line access element also being electrically coupled to the second end of the phase change memory element and a search-line. The search-line being electrically coupled to a match-line. A bit-line is electrically coupled to a first end of the phase change memory element. Additionally, a complementary set of access elements, a complementary phase change memory element, a complementary search-line, and a complementary bit-line are also included in the content addressable memory device.

    摘要翻译： 使用相变装置的内容寻址存储装置。 内容可寻址存储器件的一个方面是使用相对较低功率的搜索线访问元件和相对较高功率的字线访问元件。 字线访问元件仅在写入操作期间使用，并且搜索线访问元件仅在搜索操作期间被使用。 字线访问元件电耦合到相变存储器元件的第二端和字线。 搜索线访问元件还电耦合到相变存储元件的第二端和搜索线。 搜索线电耦合到匹配线。 位线电耦合到相变存储元件的第一端。 此外，内容可寻址存储器件中还包括互补的一组存取元件，互补相变存储器元件，互补搜索线和互补位线。

    MULTI-PORT DYNAMIC MEMORY METHODS
    49.
    发明申请
    MULTI-PORT DYNAMIC MEMORY METHODS 失效
    多端口动态记忆方法

    公开(公告)号：US20090059653A1

    公开(公告)日：2009-03-05

    申请号：US12266650

    申请日：2008-11-07

    申请人： Wing K. Luk ,  Brian L. Ji

    发明人： Wing K. Luk ,  Brian L. Ji

    IPC分类号： G11C11/24 ,  G11C7/06 ,  G11C8/00 ,  G11C7/00

    CPC分类号： G11C7/18 ,  G11C7/12 ,  G11C8/16 ,  G11C11/403 ,  G11C11/405 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4094 ,  G11C11/4097 ,  G11C2211/4065

    摘要： A dynamic random access memory circuit is provided, having at least one write bit line, at least one read bit line, a capacitive storage device, a write access device operatively coupled to the capacitive storage device and the at least one write bit line, a sense amplifier operatively coupled to the at least one read bit line and configured to generate an output signal, a refresh bypass device operatively associated with the sense amplifier and the at least one write bit line so as to selectively pass the output signal to the at least one write bit line, and a write-read bypass device operatively coupled to the at least one write bit line and the at least one read bit line and configured to selectively pass a write signal from a write bit line signal point along the at least one write bit line to a read bit line signal point along the at least one read bit line for output to a data output. the output signal is selectively passed to the at least one write bit line. The write signal is selectively passed from the write bit line signal point along the at least one write bit line to the read bit line signal point along the at least one read bit line for output to the data output.

    摘要翻译： 提供了一种动态随机存取存储器电路，其具有至少一个写位线，至少一个读位线，电容存储器件，可操作地耦合到电容存储器件和至少一个写位线的写入存取器件， 感测放大器，其可操作地耦合到所述至少一个读取位线并且被配置为产生输出信号，与所述读出放大器和所述至少一个写位线可操作地相关联的刷新旁路装置，以选择性地将所述输出信号传递到所述至少一个 一个写入位线以及可操作地耦合到所述至少一个写入位线和所述至少一个读取位线的写入读取旁路器件，并被配置为沿着所述至少一个读取位线选择性地传递来自写入位线信号点的写入信号 将位线沿着至少一个读位线写入读位线信号点，以输出到数据输出。 输出信号被选择性地传递到至少一个写位线。 写入信号从写入位线信号点沿着至少一个写位线选择性地沿着至少一个读位线传递到读位线信号点，以输出到数据输出端。