公开(公告)号：US07072205B2

公开(公告)日：2006-07-04

申请号：US10716755

申请日：2003-11-19

申请人： Stephen H. Tang ,  Ali Keshavarzi ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad M. Khellah ,  Yibin Ye ,  Shih-Lien L. Lu ,  Vivek K. De

发明人： Stephen H. Tang ,  Ali Keshavarzi ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad M. Khellah ,  Yibin Ye ,  Shih-Lien L. Lu ,  Vivek K. De

IPC分类号： G11C11/24 ,  G11C11/34

CPC分类号： G11C11/4094 ,  G11C11/404 ,  G11C11/4076 ,  G11C11/4085

摘要： A row of floating-body single transistor memory cells is written to in two phases.

摘要翻译： 一行浮体单晶体管存储单元分两个阶段写入。

公开(公告)号：US07001811B2

公开(公告)日：2006-02-21

申请号：US10750566

申请日：2003-12-31

申请人： Ali Keshavarzi ,  Stephen H. Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad M. Khellah ,  Yibin Ye ,  Shih-Lien L. Lu ,  Vivek K. De

发明人： Ali Keshavarzi ,  Stephen H. Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad M. Khellah ,  Yibin Ye ,  Shih-Lien L. Lu ,  Vivek K. De

IPC分类号： H01L21/336

CPC分类号： G11C11/404 ,  G11C2211/4016 ,  H01L27/0207 ,  H01L27/0214 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/108

摘要： Some embodiments provide a memory cell comprising a body region doped with charge carriers of a first type, a source region disposed in the body region and doped with charge carriers of a second type, and a drain region disposed in the body region and doped with charge carriers of the second type. According to some embodiments, the body region, the source region, and the drain region are oriented in a first direction, the body region and the source region form a first junction, and the body region and the drain region form a second junction. Moreover, a conductivity of the first junction from the body region to the source region in a case that the first junction is unbiased is substantially less than a conductivity of the second junction from the body region to the drain region in a case that the second junction is unbiased. Some embodiments further include a transistor oriented in a second direction, wherein the second direction is not parallel to the first direction.

摘要翻译： 一些实施例提供一种存储单元，其包括掺杂有第一类型的电荷载体的体区，设置在体区中的源极区，并掺杂有第二类型的电荷载流子，以及设置在体区中的掺杂电荷 第二种载体。 根据一些实施例，身体区域，源区域和漏极区域在第一方向上定向，身体区域和源区域形成第一结，并且体区域和漏区域形成第二结。 此外，在第一结无偏置的情况下，从体区到源极区的第一结的导电率基本上小于从体区到漏区的第二结的导电率，在第二结 是不偏不倚的 一些实施例还包括在第二方向上取向的晶体管，其中第二方向不平行于第一方向。

公开(公告)号：US06803753B2

公开(公告)日：2004-10-12

申请号：US10338187

申请日：2003-01-07

申请人： Shih-Lien L. Lu

发明人： Shih-Lien L. Lu

IPC分类号： G01R2300

CPC分类号： G01R25/04 ,  Y10S331/02

摘要： The invention provides a structure, method and apparatus for receiving a reference frequency and a variable frequency, differentiating the frequencies, and generating a logic pulse in response to a first frequency leading a second frequency, the frequencies having a small phase difference. In an aspect, the invention maintains a signal when the reference frequency and the variable frequency transition. In another aspect, the invention provides additional timing balance to prevent early generation of the logic pulses. In another aspect, the logic pulses drive a charge pump used in one of a phase-locked loop and a delay-locked loop.

摘要翻译： 本发明提供了一种用于接收参考频率和可变频率，区分频率并响应于引导第二频率的第一频率产生逻辑脉冲的结构，方法和装置，频率具有小的相位差。 在一方面，本发明在参考频率和可变频率转变时维持信号。 在另一方面，本发明提供额外的时序平衡以防止逻辑脉冲的早期产生。 在另一方面，逻辑脉冲驱动在锁相环和延迟锁定环之一中使用的电荷泵。

公开(公告)号：US06757784B2

公开(公告)日：2004-06-29

申请号：US09966586

申请日：2001-09-28

申请人： Shih-Lien L. Lu ,  Dinesh Somasekhar ,  Konrad Lai

发明人： Shih-Lien L. Lu ,  Dinesh Somasekhar ,  Konrad Lai

IPC分类号： G06F1200

CPC分类号： G06F12/0893

摘要： The present invention is in the field of memory architecture and management. More particularly, the present invention provides a method, apparatus, system, and machine-readable medium to hide refresh cycles of a memory array such as dynamic random access memory.

摘要翻译： 本发明在存储器架构和管理领域。 更具体地，本发明提供了一种隐藏诸如动态随机存取存储器之类的存储器阵列的刷新周期的方法，装置，系统和机器可读介质。

公开(公告)号：US06671780B1

公开(公告)日：2003-12-30

申请号：US09586548

申请日：2000-05-31

申请人： Shih-Lien L. Lu ,  Konrad Lai

发明人： Shih-Lien L. Lu ,  Konrad Lai

IPC分类号： G06F1208

CPC分类号： G06F12/123

摘要： A modified least recently allocated cache enables a computer to use a modified least recently allocated cache block replacement policy. In a first embodiment, an indicator of the least recently allocated cache block is tracked. When a cache block is referenced, the referenced cache block is compared with the least recently allocated cache block indicator. If the two identify the same cache block, the least recently allocated cache block indicator is adjusted to identify a different cache block. This adjustment prevents the most recently referenced cache block from being replaced. In an alternative embodiment, the most recently referenced cache block is similarly tracked, but the least recently allocated cache block is not immediately adjusted. Only when a new cache block is to be a located are the least recently allocated cache block indicator and the most recently referenced cache block indicator compared. Then, if the two indicators identify the same block, a different cache block is selected for the allocating the new cache block.

摘要翻译： 经修改的最近最近分配的高速缓存使得计算机能够使用经修改的最近最少分配的高速缓存块替换策略。 在第一实施例中，跟踪最近分配的高速缓存块的指示符。 当引用高速缓存块时，引用的高速缓存块与最近分配的高速缓存块指示符进行比较。 如果两者识别相同的缓存块，则调整最近最少分配的高速缓存块指示符以识别不同的高速缓存块。 此调整可防止最近引用的缓存块被替换。 在替代实施例中，类似地跟踪最近引用的高速缓存块，但是不会立即调整最近最少分配的高速缓存块。 只有当新的高速缓存块要被定位时，才最近分配的高速缓存块指示符和最近被引用的高速缓存块指示符进行比较。 然后，如果两个指示符标识相同的块，则选择不同的高速缓存块来分配新的高速缓存块。

公开(公告)号：US06496402B1

公开(公告)日：2002-12-17

申请号：US09690513

申请日：2000-10-17

申请人： Dinesh Somasekhar ,  Shih-Lien L. Lu ,  Vivek K. De

发明人： Dinesh Somasekhar ,  Shih-Lien L. Lu ,  Vivek K. De

IPC分类号： G11C506

CPC分类号： G11C11/4097 ,  G11C7/02 ,  G11C11/4094

摘要： An open bit line dynamic random access memory (DRAM) architecture uses a multiple layer bit line configuration to reduce coupling between switching bit lines in the device. In one approach, each successive cell within a row of DRAM cells is coupled to a bit line segment that is on a different metallization layer than a previous cell in the row. Shielding members are also provided between adjacent bit lines on a common metallization layer to further reduce noise coupling. Functionality is also provided for reducing the effect of word line to bit line coupling in the DRAM device using dummy signal injection techniques. In this manner, common mode noise that could otherwise saturate one or more sense amplifiers within the DRAM device is reduced or eliminated before such saturation can take place. In one approach, dummy cells and reference cells are provided for use in performing the signal injection. The principles of the present invention are particularly well suited for use within embedded DRAM structures where low charge storage capacity within individual cells reduces the signal voltage levels that are achievable.

摘要翻译： 开放式位线动态随机存取存储器（DRAM）架构使用多层位线配置来减少器件中的开关位线之间的耦合。 在一种方法中，DRAM单元行内的每个连续单元被耦合到位于与行中的先前单元格不同的金属化层上的位线段。 屏蔽构件也设置在公共金属化层上的相邻位线之间，以进一步减少噪声耦合。 还提供了功能，用于使用虚拟信号注入技术来减少DRAM设备中字线对位线耦合的影响。 以这种方式，在这种饱和可能发生之前，可以减少或消除在DRAM装置内可以饱和一个或多个感测放大器的共模噪声。 在一种方法中，提供虚拟单元和参考单元用于执行信号注入。 本发明的原理特别适合于在嵌入式DRAM结构中使用，其中各个单元内的低电荷存储容量降低可实现的信号电压电平。

公开(公告)号：US06421269B1

公开(公告)日：2002-07-16

申请号：US09690687

申请日：2000-10-17

申请人： Dinesh Somasekhar ,  Shih-Lien L. Lu ,  Vivek K. De

发明人： Dinesh Somasekhar ,  Shih-Lien L. Lu ,  Vivek K. De

IPC分类号： G11C1124

CPC分类号： H01L29/66181 ,  H01L27/0218 ,  H01L27/10805 ,  H01L29/94

摘要： A planar capacitor for use within a dynamic random access memory (DRAM) cell is operated within semiconductor depletion during normal storage operations to increase the charge retention time of the capacitor. Operation within semiconductor depletion allows a significant increase in charge retention time in a capacitor for which gate oxide leakage is the predominant leakage mechanism. The voltages that are applied to the storage cell during DRAM operation are controlled so that the storage capacitor within the cell remains in depletion during storage of both a logic zero and a logic one. Although the capacitance of the cell is decreased by operating in depletion, the charge retention time of the cell can be increased by multiple orders of magnitude. In one application, the inventive structures and techniques are implemented within a DRAM device that is embedded within logic circuitry.

摘要翻译： 用于动态随机存取存储器（DRAM）单元的平面电容器在正常存储操作期间在半导体耗尽中运行，以增加电容器的电荷保留时间。 在半导体耗尽中的操作允许在电容器中的电荷保持时间显着增加，其中栅极氧化物泄漏是主要的泄漏机制。 控制在DRAM操作期间施加到存储单元的电压，使得在存储逻辑0和逻辑1期间，单元内的存储电容器保持耗尽。 尽管电池的电容通过在耗尽中操作而降低，但电池的电荷保持时间可以增加多个数量级。 在一个应用中，本发明的结构和技术在嵌入在逻辑电​​路内的DRAM器件内实现。

公开(公告)号：US20160306566A1

公开(公告)日：2016-10-20

申请号：US15038031

申请日：2013-12-26

申请人： Shih-Lien L. Lu ,  Chun Shiah ,  Bordoou Rong ,  Andre Schaefer

发明人： Shih-Lien L. Lu ,  Chun Shiah ,  Bordoou Rong ,  Andre Schaefer

IPC分类号： G06F3/06 ,  G06F9/30

CPC分类号： G06F3/0613 ,  G06F3/0659 ,  G06F3/0673 ,  G06F9/30101 ,  G06F12/0607 ,  G06F13/385

摘要： Embodiments including systems, methods, and apparatuses associated with reordering data retrieved from a dynamic random access memory (DRAM). A memory controller may be configured to receive an instruction from a central processing unit (CPU) and, based on the instruction, retrieve a sequential data from a DRAM. The memory controller may then be configured to reorder the sequential data and place the reordered data in one or more locations of a vector register file.

摘要翻译： 包括与从动态随机存取存储器（DRAM）检索的重新排序数据相关联的系统，方法和装置的实施例。 存储器控制器可以被配置为从中央处理单元（CPU）接收指令，并且基于该指令从DRAM中检索顺序数据。 存储器控制器然后可以被配置为重新排序顺序数据并将重新排序的数据放置在向量寄存器文件的一个或多个位置中。

公开(公告)号：US20150234663A1

公开(公告)日：2015-08-20

申请号：US14181032

申请日：2014-02-14

申请人： Zeshan A. Chishti ,  Christopher B. Wilkerson ,  Seth Pugsley ,  Peng-Fei Chuang ,  Robert L. Scott ,  Aamer Jaleel ,  Shih-Lien L. Lu ,  Kingsum Chow

发明人： Zeshan A. Chishti ,  Christopher B. Wilkerson ,  Seth Pugsley ,  Peng-Fei Chuang ,  Robert L. Scott ,  Aamer Jaleel ,  Shih-Lien L. Lu ,  Kingsum Chow

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F12/0862 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/383 ,  G06F2212/6026

摘要： A processor includes a cache, a prefetcher module to select information according to a prefetcher algorithm, and a prefetcher algorithm selection module. The prefetcher algorithm selection module includes logic to select a candidate prefetcher algorithm determine and store memory addresses of predicted memory accesses of the candidate prefetcher algorithm when performed by the prefetcher module, determine cache lines accessed during memory operations, and evaluate whether the determined cache lines match the stored memory addresses. The prefetcher algorithm selection module further includes logic to adjust an accuracy ratio of the candidate prefetcher algorithm, compare the accuracy ratio with a threshold accuracy ratio, and determine whether to apply the first candidate prefetcher algorithm to the prefetcher module.

摘要翻译： 处理器包括高速缓存，根据预取器算法选择信息的预取器模块以及预取器算法选择模块。 预取器算法选择模块包括选择候选预取器算法的逻辑，当由预取器模块执行时，确定并存储候选预取器算法的预测存储器访问的存储器地址，确定在存储器操作期间访问的高速缓存行，并且评估所确定的高速缓存行是否匹配 存储的存储器地址。 预取器算法选择模块还包括用于调整候选预取器算法的准确率的逻辑，将精度比与阈值精度比进行比较，并且确定是否将第一候选预取器算法应用于预取器模块。

公开(公告)号：US08762821B2

公开(公告)日：2014-06-24

申请号：US13435152

申请日：2012-03-30

申请人： Wei Wu ,  Shih-Lien L. Lu ,  Muhammad M. Khellah

发明人： Wei Wu ,  Shih-Lien L. Lu ,  Muhammad M. Khellah

IPC分类号： H03M13/00 ,  G11C29/00

CPC分类号： G06F11/1064 ,  H03M13/152 ,  H03M13/1575

摘要： An apparatus is provided that comprises a processor. The processor comprises a cache to store data, a decoder, an error classification module, and an error correction module. The cache stores data, the data encoded as a codeword. The decoder reads the codeword from cache and calculates a syndrome of the codeword using an H-matrix. The error classification module determines an error type of the syndrome. The H-matrix is redesigned such that the columns form a geometrical sequence, and as a result not only t-bit random errors but also (t+1) bit adjacent errors can be corrected. The error correction module, triggered by the enhanced error classification module, takes one of two sets of inputs depending on error type (either random error or adjacent error) and produces corrected data from the syndrome when the syndrome comprises a detectable and correctable error.

摘要翻译： 提供了一种包括处理器的装置。 处理器包括用于存储数据的缓存，解码器，错误分类模块和纠错模块。 高速缓存存储数据，数据被编码为码字。 解码器从缓存器读取码字，并使用H矩阵计算码字的校正子。 错误分类模块确定综合征的错误类型。 H矩阵被重新设计，使得列形成几何序列，结果不仅可以校正t位随机误差，而且可以校正（t + 1）位相邻误差。 由增强的误差分类模块触发的误差校正模块根据误差类型（随机误差或相邻误差）采用两组输入中的一组，并且当综合征包括可检测和可校正的误差时，产生校正数据。