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    DATA REORDER DURING MEMORY ACCESS
    1.
    发明申请
    DATA REORDER DURING MEMORY ACCESS 审中-公开
    存储器访问期间的数据记录

    公开(公告)号：US20160306566A1

    公开(公告)日：2016-10-20

    申请号：US15038031

    申请日：2013-12-26

    申请人： Shih-Lien L. Lu ,  Chun Shiah ,  Bordoou Rong ,  Andre Schaefer

    发明人： Shih-Lien L. Lu ,  Chun Shiah ,  Bordoou Rong ,  Andre Schaefer

    IPC分类号： G06F3/06 ,  G06F9/30

    CPC分类号： G06F3/0613 ,  G06F3/0659 ,  G06F3/0673 ,  G06F9/30101 ,  G06F12/0607 ,  G06F13/385

    摘要： Embodiments including systems, methods, and apparatuses associated with reordering data retrieved from a dynamic random access memory (DRAM). A memory controller may be configured to receive an instruction from a central processing unit (CPU) and, based on the instruction, retrieve a sequential data from a DRAM. The memory controller may then be configured to reorder the sequential data and place the reordered data in one or more locations of a vector register file.

    摘要翻译： 包括与从动态随机存取存储器（DRAM）检索的重新排序数据相关联的系统，方法和装置的实施例。 存储器控制器可以被配置为从中央处理单元（CPU）接收指令，并且基于该指令从DRAM中检索顺序数据。 存储器控制器然后可以被配置为重新排序顺序数据并将重新排序的数据放置在向量寄存器文件的一个或多个位置中。

    Dynamically applying refresh overcharge voltage to extend refresh cycle time
    2.
    发明授权
    Dynamically applying refresh overcharge voltage to extend refresh cycle time 有权
    动态地施加刷新过充电电压以延长刷新周期时间

    公开(公告)号：US09311983B2

    公开(公告)日：2016-04-12

    申请号：US14320249

    申请日：2014-06-30

    申请人： Andre Schaefer

    发明人： Andre Schaefer

    IPC分类号： G11C7/00 ,  G11C11/406 ,  G11C11/4076

    CPC分类号： G11C11/406 ,  G11C11/40611 ,  G11C11/40622 ,  G11C11/4076 ,  G11C11/4091 ,  G11C2211/4065 ,  G11C2211/4067 ,  G11C2211/4068

    摘要： A refresh voltage control engine selectively applies different high voltages to use in refresh operations. The control engine can detect that a portion of a memory device needs to be refreshed, and determine that the refresh cycle time is too short for a state of the portion of the memory device. The memory device typically has an associated refresh cycle time or time between refreshes based on the device and system architecture. The control engine can generate one or more control signals to cause the system to apply an overcharge refresh to overcharge the portion of the memory device with a refresh operation to extend the refresh cycle time for the portion of the memory device.

    摘要翻译： 刷新电压控制引擎选择性地施加不同的高电压以用于刷新操作。 控制引擎可以检测存储器件的一部分需要刷新，并且确定刷新周期时间对于存储器件的该部分的状态来说太短。 存储器件通常具有基于设备和系统架构的刷新之间的相关联的刷新周期时间或时间。 控制引擎可以产生一个或多个控制信号，以使系统施加过充电刷新，以使刷新操作对存储器件的一部分进行过充电，以延长存储器件部分的刷新周期时间。

    Adaptive Address Mapping with Dynamic Runtime Memory Mapping Selection
    3.
    发明申请
    Adaptive Address Mapping with Dynamic Runtime Memory Mapping Selection 有权
    自适应地址映射与动态运行时内存映射选择

    公开(公告)号：US20130246734A1

    公开(公告)日：2013-09-19

    申请号：US13419172

    申请日：2012-03-13

    申请人： Andre Schaefer ,  Matthias Gries

    发明人： Andre Schaefer ,  Matthias Gries

    IPC分类号： G06F12/00

    CPC分类号： G06F12/063 ,  G06F11/3409 ,  G06F12/0292 ,  G06F12/0646 ,  G06F12/10 ,  Y02D10/13 ,  Y02D10/34

    摘要： A system monitors and dynamically changes memory mapping in a runtime of a computing system. The computing system has various memory resources, and multiple possible mappings that indicate how data is to be stored in and subsequently accessed from the memory resources. The performance of each memory mapping may be different under different runtime or load conditions of the computing device. A memory controller can monitor runtime performance of the current memory mapping and dynamically change memory mappings at runtime based on monitored or observed performance of the memory mappings. The performance monitoring can be modified for any of a number of different granularities possible within the system, from the byte level to memory channel.

    摘要翻译： 系统监视并动态地改变计算系统运行时的内存映射。 计算系统具有各种存储器资源，以及多种可能的映射，其指示如何将数据存储在存储器资源中并随后从存储器资源访问。 在计算设备的不同运行时或负载条件下，每个存储器映射的性能可能不同。 内存控制器可以监视当前内存映射的运行时性能，并根据内存映射的监视或观察性能在运行时动态更改内存映射。 性能监视可以在系统中从字节级别到存储器通道的任意数量的不同粒度进行修改。

    Fast data eye retraining for a memory
    4.
    发明授权
    Fast data eye retraining for a memory 有权
    快速数据眼睛重新训练记忆

    公开(公告)号：US08037375B2

    公开(公告)日：2011-10-11

    申请号：US12459420

    申请日：2009-06-30

    申请人： Andre Schaefer

    发明人： Andre Schaefer

    IPC分类号： G06F11/00

    CPC分类号： G06F13/1689 ,  G11C5/04 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1093 ,  G11C29/02 ,  G11C29/023 ,  G11C29/50 ,  G11C29/50012 ,  G11C2029/0409 ,  G11C2207/2254 ,  Y02D10/14

    摘要： A method, device, and system are disclosed. In one embodiment method includes determining a left edge and right edge of a valid data eye for a memory. The method continues by periodically checking the left and right edges for movement during operation of the memory. If movement is detected, the method retrains the valid data eye with an updated left edge and right edge.

    摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，方法包括确定存储器的有效数据眼睛的左边缘和右边缘。 该方法通过在存储器的操作期间周期性地检查左右边缘以进行移动来继续。 如果检测到移动，则该方法使用更新的左边缘和右边缘重新训练有效的数据眼睛。

    Semiconductor memory system, semiconductor memory chip, and method of masking write data in a semiconductor memory chip
    5.
    发明申请
    Semiconductor memory system, semiconductor memory chip, and method of masking write data in a semiconductor memory chip 审中-公开
    半导体存储器系统，半导体存储器芯片以及掩模半导体存储器芯片中的写入数据的方法

    公开(公告)号：US20070061494A1

    公开(公告)日：2007-03-15

    申请号：US11214068

    申请日：2005-08-30

    申请人： Paul Wallner ,  Andre Schaefer ,  Thomas Hein

    发明人： Paul Wallner ,  Andre Schaefer ,  Thomas Hein

    IPC分类号： G06F5/00

    CPC分类号： G11C7/1078 ,  G11C7/1006 ,  G11C7/1084

    摘要： In a semiconductor memory chips, a semiconductor memory system, and a method of masking write data, data, command, and address signal streams are serially transmitted in the form of signal frames in accordance with a predefined protocol. The semiconductor memory system and predefined protocol are adapted to transfer write data mask bits in a close relation to respectively associated write data units within one write data/command stream. An interface section between a reception interface and a memory core of the semiconductor memory chip includes a frame decoder and a intermediate data buffer.

    摘要翻译： 在半导体存储器芯片中，半导体存储器系统以及屏蔽写入数据，数据，命令和地址信号流的方法根据预定义的协议以信号帧的形式被串行发送。 半导体存储器系统和预定义协议适于将一个写入数据/命令流内的分别关联的写入数据单元的写入数据掩码位传送到紧密关系。 半导体存储器芯片的接收接口和存储器核心之间的接口部分包括帧解码器和中间数据缓冲器。

    Method for masking DQ bits
    6.
    发明授权
    Method for masking DQ bits 有权

    公开(公告)号：US06625065B2

    公开(公告)日：2003-09-23

    申请号：US09978399

    申请日：2001-10-16

    申请人： Martin Gall ,  Andre Schaefer

    发明人： Martin Gall ,  Andre Schaefer

    IPC分类号： G11C700

    CPC分类号： G11C11/4096 ,  G11C7/1006 ,  G11C7/1078

    摘要： A method for masking DQ bits that are input into a semiconductor memory by a memory controller is described. In this case, the bits to be masked are provided with an increased level and therefore cannot be read into the semiconductor memory due to the increased voltage level which functions as a deactivating voltage level.

    Configuration for power reduction in DRAM
    10.
    发明授权
    Configuration for power reduction in DRAM 有权
    DRAM中功耗降低配置

    公开(公告)号：US08811110B2

    公开(公告)日：2014-08-19

    申请号：US13536724

    申请日：2012-06-28

    申请人： Andre Schaefer ,  John B. Halbert

    发明人： Andre Schaefer ,  John B. Halbert

    IPC分类号： G11C8/00 ,  G11C8/08 ,  G11C11/404

    CPC分类号： G11C11/4074 ,  G06F1/3275 ,  G11C8/08 ,  G11C8/14 ,  G11C11/4045 ,  G11C11/4085 ,  Y02D10/14

    摘要： Disclosed embodiments may include an apparatus having a segment wordline enable coupled to logic to selectively disable ones of a number of segment wordline drivers. The logic may partition a page of the apparatus to reduce power consumed through activation of the disabled ones of the number of segment wordlines. Other embodiments may be disclosed.

    摘要翻译： 公开的实施例可以包括具有能够选择性地禁用多个段字线驱动器中的一个的逻辑的段字线的装置。 逻辑可以划分设备的页面，以通过激活段数字段线路中的禁用的一个来减少消耗的功率。 可以公开其他实施例。