公开(公告)号：US20100035399A1

公开(公告)日：2010-02-11

申请号：US12228386

申请日：2008-08-11

申请人： Willy Rachmady ,  Jason W. Klaus ,  Ravi Pillarisetty ,  Niloy Mukherjee ,  Jack Kavalieros ,  Sean King

发明人： Willy Rachmady ,  Jason W. Klaus ,  Ravi Pillarisetty ,  Niloy Mukherjee ,  Jack Kavalieros ,  Sean King

IPC分类号： H01L21/336

CPC分类号： H01L29/41775 ,  H01L21/02532 ,  H01L21/02592 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/28518 ,  H01L21/28525 ,  H01L21/28556 ,  H01L29/41783

摘要： Embodiments of the present invention describe a method of fabricating low resistance contact layers on a semiconductor device. The semiconductor device comprises a substrate having source and drain regions. The substrate is alternatingly exposed to a first precursor and a second precursor to selectively deposit an amorphous semiconductor layer onto each of the source and drain regions. A metal layer is then deposited over the amorphous semiconductor layer on each of the source and drain regions. An annealing process is then performed on the substrate to allow the metal layer to react with amorphous semiconductor layer to form a low resistance contact layer on each of the source and drain regions. The low resistance contact layer on each of the source and drain regions can be formed as either a silicide layer or germanide layer depending on the type of precursors used.

摘要翻译： 本发明的实施例描述了在半导体器件上制造低电阻接触层的方法。 半导体器件包括具有源区和漏区的衬底。 将基板交替地暴露于第一前体和第二前体，以将非晶半导体层选择性地沉积到源极和漏极区域中的每一个上。 然后在每个源极和漏极区域上的非晶半导体层上沉积金属层。 然后在衬底上进行退火处理，以允许金属层与非晶半导体层反应，以在源极和漏极区域中的每一个上形成低电阻接触层。 根据所使用的前体的类型，源极和漏极区域中的每一个上的低电阻接触层可以形成为硅化物层或锗化物层。

公开(公告)号：US20100025822A1

公开(公告)日：2010-02-04

申请号：US12183565

申请日：2008-07-31

申请人： Ravi Pillarisetty ,  Been-Yih Jin ,  Willy Rachmady ,  Marko Radosavljevic

发明人： Ravi Pillarisetty ,  Been-Yih Jin ,  Willy Rachmady ,  Marko Radosavljevic

IPC分类号： H01L29/00 ,  H01L21/20

CPC分类号： H01L21/7624 ,  H01L21/02532 ,  H01L21/02664

摘要： Germanium on insulator (GOI) semiconductor substrates are generally described. In one example, a GOI semiconductor substrate comprises a semiconductor substrate comprising an insulative surface region wherein a concentration of dopant in the insulative surface region is less than a concentration of dopant in the semiconductor substrate outside of the insulative surface region and a thin film of germanium coupled to the insulative surface region of the semiconductor substrate wherein the thin film of germanium and the insulative surface region are simultaneously formed by oxidation anneal of a thin film of silicon germanium (Si1-xGex) deposited to the semiconductor substrate wherein x is a value between 0 and 1 that provides a relative amount of silicon and germanium in the thin film of Si1-xGex.

摘要翻译： 绝缘体锗（GOI）半导体衬底通常被描述。 在一个示例中，GOI半导体衬底包括半导体衬底，其包括绝缘表面区域，其中绝缘表面区域中的掺杂剂的浓度小于绝缘表面区域外的半导体衬底中的掺杂剂的浓度和锗的薄膜 耦合到半导体衬底的绝缘表面区域，其中锗和绝缘表面区域的薄膜通过沉积到半导体衬底的硅锗薄膜（Si1-xGex）的氧化退火同时形成，其中x是 0和1，其在Si1-xGex的薄膜中提供相对量的硅和锗。

公开(公告)号：US20150060945A1

公开(公告)日：2015-03-05

申请号：US14535387

申请日：2014-11-07

申请人： Anand S. Murthy ,  Glenn A. Glass ,  Tahir Ghani ,  Ravi Pillarisetty ,  Niloy Mukherjee ,  Jack T. Kavalieros ,  Roza Kotlyar ,  Willy Rachmady ,  Mark Y. Liu

发明人： Anand S. Murthy ,  Glenn A. Glass ,  Tahir Ghani ,  Ravi Pillarisetty ,  Niloy Mukherjee ,  Jack T. Kavalieros ,  Roza Kotlyar ,  Willy Rachmady ,  Mark Y. Liu

IPC分类号： H01L29/36 ,  H01L21/02 ,  H01L29/78 ,  H01L29/66 ,  H01L29/165 ,  H01L29/08

CPC分类号： H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

摘要： Techniques are disclosed for forming transistor devices having source and drain regions with high concentrations of boron doped germanium. In some embodiments, an in situ boron doped germanium, or alternatively, boron doped silicon germanium capped with a heavily boron doped germanium layer, are provided using selective epitaxial deposition in the source and drain regions and their corresponding tip regions. In some such cases, germanium concentration can be, for example, in excess of 50 atomic % and up to 100 atomic %, and the boron concentration can be, for instance, in excess of 1E20 cm−3. A buffer providing graded germanium and/or boron concentrations can be used to better interface disparate layers. The concentration of boron doped in the germanium at the epi-metal interface effectively lowers parasitic resistance without degrading tip abruptness. The techniques can be embodied, for instance, in planar or non-planar transistor devices.

摘要翻译： 公开了用于形成具有高掺杂硼掺杂锗的源区和漏区的晶体管器件的技术。 在一些实施例中，使用在源极和漏极区域及其对应的尖端区域中的选择性外延沉积来提供原位硼掺杂锗或者掺杂有硼掺杂锗层的硼掺杂硅锗。 在一些这样的情况下，锗浓度可以例如超过50原子％且高达100原子％，并且硼浓度可以例如超过1E20cm-3。 可以使用提供梯度锗和/或硼浓度的缓冲液来更好地接合不同的层。 锗在外延金属界面掺杂的硼的浓度有效地降低了寄生电阻而不降低尖端突然性。 这些技术可以例如在平面或非平面晶体管器件中实现。

公开(公告)号：US08883573B2

公开(公告)日：2014-11-11

申请号：US13563456

申请日：2012-07-31

申请人： Uday Shah ,  Benjamin Chu-Kung ,  Been-Yih Jin ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Willy Rachmady

发明人： Uday Shah ,  Benjamin Chu-Kung ,  Been-Yih Jin ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Willy Rachmady

IPC分类号： H01L21/335 ,  H01L29/06 ,  H01L29/78 ,  H01L21/02 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/762 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

CPC分类号： H01L29/0665 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02236 ,  H01L21/02532 ,  H01L21/02603 ,  H01L21/76224 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/66439 ,  H01L29/775 ,  H01L29/78 ,  H01L29/78696 ,  H01L2221/1094

摘要： The present disclosure relates to the field of fabricating microelectronic devices. In at least one embodiment, the present disclosure relates to forming an isolated nanowire, wherein isolation structure adjacent the nanowire provides a substantially level surface for the formation of microelectronic structures thereon.

摘要翻译： 本公开涉及制造微电子器件的领域。 在至少一个实施方案中，本公开涉及形成分离的纳米线，其中与纳米线相邻的隔离结构提供用于在其上形成微电子结构的基本水平的表面。

公开(公告)号：US20140326953A1

公开(公告)日：2014-11-06

申请号：US14334636

申请日：2014-07-17

申请人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

发明人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

IPC分类号： H01L29/15 ,  H01L29/417 ,  H01L29/78

CPC分类号： H01L29/7784 ,  H01L29/151 ,  H01L29/155 ,  H01L29/201 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/41775 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78

摘要： Techniques are disclosed for providing a low resistance self-aligned contacts to devices formed in a semiconductor heterostructure. The techniques can be used, for example, for forming contacts to the gate, source and drain regions of a quantum well transistor fabricated in III-V and SiGe/Ge material systems. Unlike conventional contact process flows which result in a relatively large space between the source/drain contacts to gate, the resulting source and drain contacts provided by the techniques described herein are self-aligned, in that each contact is aligned to the gate electrode and isolated therefrom via spacer material.

摘要翻译： 公开了用于向半导体异质结构中形成的器件提供低电阻自对准触点的技术。 这些技术可以用于例如形成与在III-V和SiGe / Ge材料系统中制造的量子阱晶体管的栅极，源极和漏极区的接触。 不同于在源极/漏极接触到栅极之间的相对大的空间的常规接触工艺流程，由本文所描述的技术提供的所得到的源极和漏极触点是自对准的，因为每个触点与栅电极对准并且被隔离 通过间隔材料。

公开(公告)号：US20140175378A1

公开(公告)日：2014-06-26

申请号：US13722746

申请日：2012-12-20

申请人： Niti Goel ,  Niloy Mukherjee ,  Seung Hoon Sung ,  Van Le ,  Matthew Metz ,  Jack Kavalieros ,  RAVI PILLARISETTY ,  Sanaz Gardner ,  SANSAPTAK DASGUPTA ,  Willy Rachmady ,  BENJAMIN CHU-KUNG ,  MARKO RADOSAVLJEVIC ,  Gilbert Dewey ,  Marc French ,  JESSICA KACHIAN ,  SATYARTH SURI ,  Robert Chau

发明人： Niti Goel ,  Niloy Mukherjee ,  Seung Hoon Sung ,  Van Le ,  Matthew Metz ,  Jack Kavalieros ,  RAVI PILLARISETTY ,  Sanaz Gardner ,  SANSAPTAK DASGUPTA ,  Willy Rachmady ,  BENJAMIN CHU-KUNG ,  MARKO RADOSAVLJEVIC ,  Gilbert Dewey ,  Marc French ,  JESSICA KACHIAN ,  SATYARTH SURI ,  Robert Chau

IPC分类号： H01L21/20 ,  H01L21/764

CPC分类号： H01L21/764 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02494 ,  H01L21/02507 ,  H01L21/02532 ,  H01L21/76232

摘要： An embodiment includes depositing a material onto a substrate where the material includes a different lattice constant than the substrate (e.g., III-V or IV epitaxial (EPI) material on a Si substrate). An embodiment includes an EPI layer formed within a trench having walls that narrow as the trench extends upwards. An embodiment includes an EPI layer formed within a trench using multiple growth temperatures. A defect barrier, formed in the EPI layer when the temperature changes, contains defects within the trench and below the defect barrier. The EPI layer above the defect barrier and within the trench is relatively defect free. An embodiment includes an EPI layer annealed within a trench to induce defect annihilation. An embodiment includes an EPI superlattice formed within a trench and covered with a relatively defect free EPI layer (that is still included in the trench). Other embodiments are described herein.

摘要翻译： 实施例包括将材料沉积到衬底上，其中材料包括与衬底（例如Si衬底上的III-V或IV外延（EPI）材料）不同的晶格常数。 一个实施例包括形成在沟槽内的EPI层，其具有随着沟槽向上延伸而变窄的壁。 实施例包括使用多个生长温度在沟槽内形成的EPI层。 当温度变化时，在EPI层中形成的缺陷屏障在沟槽内和缺陷屏障之下包含缺陷。 缺陷屏障之上和沟槽内的EPI层相对无缺陷。 一个实施方案包括在沟槽内退火以引发缺陷湮灭的EPI层。 一个实施例包括形成在沟槽内并覆盖有相对无缺陷的EPI层（仍包含在沟槽中）的EPI超晶格。 本文描述了其它实施例。

公开(公告)号：US20140099759A1

公开(公告)日：2014-04-10

申请号：US14104096

申请日：2013-12-12

申请人： Ravi Pillarisetty ,  Mantu Hudait ,  Marko Radosavljevic ,  Willy Rachmady ,  Gilbert Dewey ,  Jack Kavalieros

发明人： Ravi Pillarisetty ,  Mantu Hudait ,  Marko Radosavljevic ,  Willy Rachmady ,  Gilbert Dewey ,  Jack Kavalieros

IPC分类号： H01L21/8238

CPC分类号： H01L29/155 ,  H01L21/823807 ,  H01L21/823892 ,  H01L29/0653 ,  H01L29/205 ,  H01L29/207 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66795 ,  H01L29/7831

摘要： Embodiments of an apparatus and methods for providing three-dimensional complementary metal oxide semiconductor devices comprising modulation doped transistors are generally described herein. Other embodiments may be described and claimed.

摘要翻译： 本文通常描述用于提供包括调制掺杂晶体管的三维互补金属氧化物半导体器件的装置和方法的实施例。 可以描述和要求保护其他实施例。

公开(公告)号：US20130334499A1

公开(公告)日：2013-12-19

申请号：US13957965

申请日：2013-08-02

申请人： Benjamin Chu-Kung ,  Uday Shah ,  Ravi Pillarisetty ,  Been-Yin Jin ,  Marko Radosavljevic ,  Willy Rachmady

发明人： Benjamin Chu-Kung ,  Uday Shah ,  Ravi Pillarisetty ,  Been-Yin Jin ,  Marko Radosavljevic ,  Willy Rachmady

IPC分类号： H01L29/06 ,  H01L29/775 ,  H01L21/762

CPC分类号： H01L29/06 ,  B82Y99/00 ,  H01L21/76205 ,  H01L21/76224 ,  H01L29/0657 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7854

摘要： A method is provided. The method includes forming a plurality of nanowires on a top surface of a substrate and forming an oxide layer adjacent to a bottom surface of each of the plurality of nanowires, wherein the oxide layer is to isolate each of the plurality of nanowires from the substrate.

摘要翻译： 提供了一种方法。 该方法包括在衬底的顶表面上形成多个纳米线并形成与多个纳米线中的每一个的底表面相邻的氧化物层，其中氧化物层将多个纳米线与衬底隔离。

公开(公告)号：US20130062594A1

公开(公告)日：2013-03-14

申请号：US13291682

申请日：2011-11-08

申请人： Benjamin Chu-Kung ,  Uday Shah ,  Ravi Pillarisetty ,  Been-Yih Jin ,  Marko Radosavljevic ,  Willy Rachmady

发明人： Benjamin Chu-Kung ,  Uday Shah ,  Ravi Pillarisetty ,  Been-Yih Jin ,  Marko Radosavljevic ,  Willy Rachmady

IPC分类号： H01L29/06 ,  H01L29/775

CPC分类号： H01L29/06 ,  B82Y99/00 ,  H01L21/76205 ,  H01L21/76224 ,  H01L29/0657 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7854

摘要： A method is provided. The method includes forming a plurality of nanowires on a top surface of a substrate and forming an oxide layer adjacent to a bottom surface of each of the plurality of nanowires, wherein the oxide layer is to isolate each of the plurality of nanowires from the substrate.

公开(公告)号：US08283653B2

公开(公告)日：2012-10-09

申请号：US12646477

申请日：2009-12-23

申请人： Ravi Pillarisetty ,  Jack T. Kavalieros ,  Willy Rachmady ,  Uday Shah ,  Benjamin Chu-Kung ,  Marko Radosavljevic ,  Niloy Mukherjee ,  Gilbert Dewey ,  Been Y. Jin ,  Robert S. Chau

发明人： Ravi Pillarisetty ,  Jack T. Kavalieros ,  Willy Rachmady ,  Uday Shah ,  Benjamin Chu-Kung ,  Marko Radosavljevic ,  Niloy Mukherjee ,  Gilbert Dewey ,  Been Y. Jin ,  Robert S. Chau

IPC分类号： H01L29/06

CPC分类号： H01L29/775 ,  B82Y10/00 ,  H01L21/76 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/155 ,  H01L29/165 ,  H01L29/267 ,  H01L29/517 ,  H01L29/66431 ,  H01L29/66439 ,  H01L29/66477 ,  H01L29/66795 ,  H01L29/66977 ,  H01L29/7782 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/7851

摘要： Techniques are disclosed for forming a non-planar germanium quantum well structure. In particular, the quantum well structure can be implemented with group IV or III-V semiconductor materials and includes a germanium fin structure. In one example case, a non-planar quantum well device is provided, which includes a quantum well structure having a substrate (e.g. SiGe or GaAs buffer on silicon), a IV or III-V material barrier layer (e.g., SiGe or GaAs or AlGaAs), a doping layer (e.g., delta/modulation doped), and an undoped germanium quantum well layer. An undoped germanium fin structure is formed in the quantum well structure, and a top barrier layer deposited over the fin structure. A gate metal can be deposited across the fin structure. Drain/source regions can be formed at respective ends of the fin structure.

摘要翻译： 公开了用于形成非平面锗量子阱结构的技术。 特别地，量子阱结构可以用IV或III-V族半导体材料实现，并且包括锗鳍结构。 在一个示例性情况下，提供了非平面量子阱器件，其包括具有衬底（例如硅上的SiGe或GaAs缓冲器），IV或III-V材料阻挡层（例如，SiGe或GaAs或 AlGaAs），掺杂层（例如，掺杂Δ/调制）和未掺杂的锗量子阱层。 在量子阱结构中形成未掺杂的锗鳍结构，以及沉积在鳍结构上的顶部势垒层。 栅极金属可以跨鳍片结构沉积。 排水/源极区域可以形成在翅片结构的相应端部处。