公开(公告)号：US06844588B2

公开(公告)日：2005-01-18

申请号：US10025292

申请日：2001-12-19

申请人： Craig A. Cavins ,  Ko-Min Chang

发明人： Craig A. Cavins ,  Ko-Min Chang

IPC分类号： G11C16/04 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/11568 ,  G11C16/0416 ,  H01L27/115 ,  H01L27/11521

摘要： A semiconductor device includes a non-volatile memory, such as an electrically erasable programmable read only memory (EEPROM) array of memory cells. The memory is arranged as an array of cells in rows and columns. Each column of the array is located within an isolated well, common to the cells in the column but isolated from other wells of other columns. The array is programmed by pulsing potentials to each column, with isolation of results for each column. In one embodiment, the memory cells are devoid of floating gate devices and use a non-conductive charge storage layer to store charges. In another embodiment, the memory cells store charges in nanocrystals.

摘要翻译： 半导体器件包括诸如存储器单元的电可擦除可编程只读存储器（EEPROM）阵列的非易失性存储器。 内存被排列成行和列中的单元格数组。 阵列的每列位于隔离的孔中，与柱中的单元通用，但与其他列的其他孔隔离。 阵列通过脉冲电位编程到每列，隔离每列的结果。 在一个实施例中，存储器单元没有浮动栅极器件，并且使用不导电的电荷存储层来存储电荷。 在另一个实施例中，存储单元将电荷存储在纳米晶体中。

公开(公告)号：US5969383A

公开(公告)日：1999-10-19

申请号：US876576

申请日：1997-06-16

申请人： Kuo-Tung Chang ,  Ko-Min Chang ,  Wei-Ming Chen ,  Keith Forbes ,  Douglas R. Roberts

发明人： Kuo-Tung Chang ,  Ko-Min Chang ,  Wei-Ming Chen ,  Keith Forbes ,  Douglas R. Roberts

IPC分类号： G11C16/04 ,  H01L21/28 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/423 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L21/28282 ,  H01L29/42324 ,  H01L29/7885 ,  H01L29/792

摘要： An EEPROM device includes a split-gate FET (10) having a source (36), a drain (22), a select gate (16) adjacent the drain (22), and a control gate (32) adjacent the source (36). When programming the split-gate FET (10), electrons are accelerated in a portion of a channel region (38) between the select gate (16) and the control gate (32), and then injected into a nitride layer (24) of an ONO stack (25) underlying the control gate (32). The split-gate FET (10) is erased by injecting holes from the channel region (38) into the charge nitride layer (24). When reading data from the split-gate FET (10), a reading voltage is applied to the drain (22) adjacent the select gate (16). Data is then read from the split-gate FET (10) by sensing a current flowing in a bit line coupled to the drain (22).

摘要翻译： EEPROM器件包括具有源极（36），漏极（22），与漏极（22）相邻的选择栅极（16））和邻近源极（36）的控制栅极（32）的分离栅极FET（10） ）。 当对分离栅极FET（10）进行编程时，在选择栅极（16）和控制栅极（32）之间的沟道区域（38）的一部分中电子被加速，然后注入氮化物层（24） 位于控制门（32）下方的ONO堆叠（25）。 通过从沟道区（38）将空穴注入到电荷氮化物层（24）中，分裂栅FET（10）被擦除。 当从分离栅极FET（10）读取数据时，读取电压被施加到与选择栅极（16）相邻的漏极（22）。 然后通过感测在耦合到漏极（22）的位线中流动的电流，从分离栅极FET（10）读取数据。

公开(公告)号：US5949706A

公开(公告)日：1999-09-07

申请号：US236914

申请日：1999-01-26

申请人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

发明人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C11/404 ,  G11C11/412 ,  G11C16/04 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/108 ,  H01L27/115 ,  G11C11/00 ,  H01L27/11

CPC分类号： H01L27/10873 ,  G11C11/404 ,  G11C11/412 ,  G11C16/0433 ,  G11C7/12 ,  G11C8/08 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11551 ,  H01L27/108 ,  H01L27/10891 ,  Y10S257/903

摘要： A memory circuit and method of formation uses a transmission gate (24) as a select gate. The transmission gate (24) contains a transistor (30) which is an N-channel transistor and a transistor (28) which is a P-channel transistor. The transistors (28 and 30) are electrically connected in parallel. The use of the transmission gate (24) as a select gate allows reads and writes to occur to a memory cell storage device (i.e. a capacitor (32), a floating gate (22), etc.) without a significant voltage drop occurring across the transmission gate. In addition, EEPROM technology is more compatible with EPROM/flash technology when using a transmission gate as a select gate within EEPROM devices.

摘要翻译： 存储电路和形成方法使用传输门（24）作为选择栅极。 传输门（24）包含作为N沟道晶体管的晶体管（30）和作为P沟道晶体管的晶体管（28）。 晶体管（28和30）并联电连接。 传输门（24）作为选择栅极的使用允许对存储器单元存储设备（即，电容器（32），浮动栅极（22）等））进行读取和写入，而不会发生跨越显着的电压降 传输门。 此外，当EEPROM设备中使用传输门作为选择门时，EEPROM技术更能兼容EPROM /闪存技术。

公开(公告)号：US5898619A

公开(公告)日：1999-04-27

申请号：US242993

申请日：1994-05-16

申请人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

发明人： Ko-Min Chang ,  Bruce L. Morton ,  Clinton C. K. Kuo ,  Keith E. Witek ,  Kent J. Cooper

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C11/404 ,  G11C11/412 ,  G11C16/04 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/108 ,  H01L27/115 ,  G11C11/22 ,  G11C11/24

CPC分类号： H01L27/10873 ,  G11C11/404 ,  G11C11/412 ,  G11C16/0433 ,  G11C7/12 ,  G11C8/08 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11551 ,  H01L27/108 ,  H01L27/10891 ,  Y10S257/903

摘要： A memory circuit and method of formation uses a transmission gate (24) as a select gate. The transmission gate (24) contains a transistor (30) which is an N-channel transistor and a transistor (28) which is a P-channel transistor. The transistors (28 and 30) are electrically connected in parallel. The use of the transmission gate (24) as a select gate allows reads and writes to occur to a memory cell storage device (i.e. a capacitor (32), a floating gate (22), etc.) without a significant voltage drop occurring across the transmission gate. In addition, EEPROM technology is more compatible with EPROM/flash technology when using a transmission gate as a select gate within EEPROM devices.

摘要翻译： 存储电路和形成方法使用传输门（24）作为选择栅极。 传输门（24）包含作为N沟道晶体管的晶体管（30）和作为P沟道晶体管的晶体管（28）。 晶体管（28和30）并联电连接。 传输门（24）作为选择栅极的使用允许对存储器单元存储设备（即，电容器（32），浮动栅极（22）等））进行读取和写入，而不会发生跨越显着的电压降 传输门。 此外，当EEPROM设备中使用传输门作为选择门时，EEPROM技术更能兼容EPROM /闪存技术。

公开(公告)号：US5731238A

公开(公告)日：1998-03-24

申请号：US695821

申请日：1996-08-05

申请人： Craig Allan Cavins ,  Hsing-Huang Tseng ,  Ko-Min Chang

发明人： Craig Allan Cavins ,  Hsing-Huang Tseng ,  Ko-Min Chang

IPC分类号： H01L21/28 ,  H01L21/318 ,  H01L21/8247 ,  H01L29/51 ,  H01L21/336 ,  H01L21/31

CPC分类号： H01L21/28202 ,  H01L21/28273 ,  H01L21/3185 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/513 ,  H01L29/518 ,  Y10S438/909

摘要： An integrated circuit (10) is formed using jet vapor deposition (JVD) silicon nitride. A non-volatile memory device (11) has a tunnel dielectric layer (27) and an inter-poly dielectric layer (31) that can be formed from JVD silicon nitride. A transistor (12,13,40) is formed that has a gate dielectric material made from JVD silicon nitride. In addition, a passivation layer (47) can be formed overlying a semiconductor device (40) that is formed from JVD silicon nitride.

摘要翻译： 使用喷射气相沉积（JVD）氮化硅形成集成电路（10）。 非易失性存储器件（11）具有能够由JVD氮化硅形成的隧道介电层（27）和多晶硅介电层（31）。 形成具有由JVD氮化硅制成的栅极电介质材料的晶体管（12,13,40）。 此外，可以形成覆盖由JVD氮化硅形成的半导体器件（40）的钝化层（47）。

公开(公告)号：US5633186A

公开(公告)日：1997-05-27

申请号：US515077

申请日：1995-08-14

申请人： Danny P. C. Shum ,  Ko-Min Chang ,  William J. Taylor, Jr.

发明人： Danny P. C. Shum ,  Ko-Min Chang ,  William J. Taylor, Jr.

IPC分类号： H01L21/8247 ,  H01L21/265

CPC分类号： H01L27/11521 ,  H01L27/11524

摘要： A process for fabricating a non-volatile memory cell (10) in a semiconductor device includes the formation of a doped region (28) in a semiconductor substrate (40) underlying a floating gate electrode (16) and separated therefrom by a tunnel dielectric layer (44). Stress induced failure of the tunnel dielectric layer (44) is avoided by laterally diffusing dopant atoms under the floating gate electrode (16) after completely fabricating both the floating gate electrode (16) and the underlying tunnel dielectric layer (44).

摘要翻译： 在半导体器件中制造非易失性存储单元（10）的工艺包括：在浮置栅电极（16）下方的半导体衬底（40）中形成掺杂区域（28），并通过隧道介电层 （44）。 在完全制造浮栅电极（16）和下层隧道电介质层（44）之后，通过在浮置栅电极（16）下横向扩散掺杂剂原子来避免隧道介电层（44）的应力诱导失效。

公开(公告)号：US5471422A

公开(公告)日：1995-11-28

申请号：US225868

申请日：1994-04-11

申请人： Ko-Min Chang ,  Danny P. Shum ,  Kuo-Tung Chang

发明人： Ko-Min Chang ,  Danny P. Shum ,  Kuo-Tung Chang

IPC分类号： G11C17/00 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C11/34 ,  H01L29/68

CPC分类号： H01L27/115 ,  H01L29/7883

摘要： An EEPROM cell (40) includes a floating gate transistor (47) and an isolation transistor (45). Both a floating gate (48) and an isolation gate (46) are formed on a tunnel dielectric (44) within the cell. The isolation gate is coupled to a doped source region (52) of the floating gate transistor. The isolation transistor is not biased during a program operation of the cell, enabling a thin tunnel dielectric (less than 120 angstroms) to be used beneath all portions of both gates within the cell. Thus, the need for both a conventional tunnel dielectric and a gate dielectric is eliminated. The cell tolerates over-erasure, can be programmed at low programming voltages, and has good current drive due to the thin tunnel dielectric throughout the cell.

摘要翻译： EEPROM单元（40）包括浮栅晶体管（47）和隔离晶体管（45）。 浮动栅极（48）和隔离栅极（46）均形成在电池内的隧道电介质（44）上。 隔离栅极耦合到浮栅晶体管的掺杂源极区（52）。 在单元的编程操作期间，隔离晶体管不被偏置，使得能够在单元内的两个栅极的所有部分之下使用薄的隧道电介质（小于120埃）。 因此，消除了对常规隧道电介质和栅极电介质的需要。 电池容忍过度擦除，可以在低编程电压下编程，并且由于整个电池中的薄隧道电介质而具有良好的电流驱动。

公开(公告)号：US5103425A

公开(公告)日：1992-04-07

申请号：US666964

申请日：1991-03-11

申请人： Clinton C. Kuo ,  Ko-Min Chang ,  Mark S. Weidner ,  Philip S. Smith

发明人： Clinton C. Kuo ,  Ko-Min Chang ,  Mark S. Weidner ,  Philip S. Smith

IPC分类号： G11C16/08 ,  G11C16/30 ,  H01L27/115 ,  H01L29/788

CPC分类号： G11C16/30 ,  G11C16/08 ,  H01L27/115 ,  H01L29/7885

摘要： Zener diodes that are formed concurrently with flash EEPROM cells are utilized to regulate programming voltages for programming a flash EEPROM cell (37). A selected bit-line (38) is voltage regulated with both a zener diode (19) and a bias transistor (36). The bias transistor is activated during programming to prevent breaking down a drain junction of a flash EEPROM cell, which would generate hot-electrons and cause a runaway programming problem. The regulated voltage on the bit-line is also utilized to optimize programming characteristics of a flash EEPROM cell, and to minimize disturbing a programmed logic state of flash EEPROM cells connected to a commonly selected bit-line. A separate zener diode (17) provides a regulated voltage for a selected word-line (40) during programming. By regulating the voltage of the word-line during programming, a program disturb problem associated with a high voltage word-line is minimized.

摘要翻译： 与闪存EEPROM单元同时形成的齐纳二极管用于调节用于编程闪速EEPROM单元（37）的编程电压。 选择的位线（38）用齐纳二极管（19）和偏置晶体管（36）进行电压调节。 在编程期间，偏置晶体管被激活，以防止破坏快速EEPROM单元的漏极结，这将产生热电子并导致失控的编程问题。 位线上的调节电压也用于优化闪存EEPROM单元的编程特性，并且最小化扰乱连接到通用选择位线的闪存EEPROM单元的编程逻辑状态。 单独的齐纳二极管（17）在编程期间为所选字线（40）提供调节电压。 通过在编程期间调节字线的电压，与高电压字线相关联的程序干扰问题被最小化。