公开(公告)号：US5429969A

公开(公告)日：1995-07-04

申请号：US251162

申请日：1994-05-31

申请人： Kuo-Tung Chang

发明人： Kuo-Tung Chang

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/423

CPC分类号： H01L27/11521 ,  H01L27/115 ,  H01L29/42324 ,  Y10S257/90

摘要： Flash EEPROM cells having merged select/control gates may be formed, so that the portions of the channel regions that correspond to select transistors are formed after spacers are formed but prior to patterning a merged select/control gate layer. Because the portions of the channel regions that correspond to the select transistors are not determined by the patterning of the merged select/control gate layer, misalignment of the mask used to pattern the merged select/control gate layer does not affect the size of the select transistor portion of the channel region. The spacers may be left on over the substrate in the finished devices thereby saving at least one processing step. The memory structure may also be used in other EPROM-type memory cells, such as individually erasable EEPROMs and EPROMs that are not electrically erasable.

摘要翻译： 可以形成具有合并的选择/控制栅极的闪速EEPROM单元，使得对应于选择晶体管的沟道区域的部分在形成间隔物之后但在构图合并的选择/控制栅极层之前形成。 由于与选择晶体管相对应的沟道区域的部分不是通过合并选择/控制栅极层的构图来确定的，所以用于对合并的选择/控制栅极层进行图案化的掩模的未对准不会影响选择 晶体管部分。 间隔物可以留在成品装置中的衬底上，从而节省至少一个处理步骤。 存储器结构也可以用于其它EPROM型存储单元，例如不可电擦除的单独可擦除EEPROM和EPROM。

公开(公告)号：US5422504A

公开(公告)日：1995-06-06

申请号：US235994

申请日：1994-05-02

申请人： Kuo-Tung Chang ,  Umesh Sharma ,  Jack Higman

发明人： Kuo-Tung Chang ,  Umesh Sharma ,  Jack Higman

IPC分类号： H01L27/115 ,  H01L29/423 ,  H01L29/788 ,  H01L21/8247

CPC分类号： H01L27/115 ,  H01L29/42324 ,  H01L29/42328

摘要： An EEPROM memory array includes a plurality of memory cells having a floating gate electrode (22) formed as a sidewall spacer adjacent to a control gate electrode (20). Source and drain regions (12, 14) reside in a semiconductor substrate (10) and define a segmented channel region (16) therebetween. A select gate electrode (18) overlies a first channel region (24) and separates the floating gate electrode (22) from the source region (12). The control gate electrode (20) overlies a third channel region (28) and separates the floating gate electrode (22) from the drain region (14). The floating gate electrode (22) overlies a second channel region (26) and is separated therefrom by a thin tunnel oxide layer (42). The EEPROM device of the invention can be programmed by either source side injection, or by Fowler-Nordheim tunneling. Additionally, a process is provided for the fabrication of an EEPROM array utilizing adjacent select gate electrodes (18, 18') as a doping mask.

摘要翻译： EEPROM存储器阵列包括具有形成为与控制栅极（20）相邻的侧壁间隔的浮栅电极（22）的多个存储单元。 源极和漏极区域（12,14）驻留在半导体衬底（10）中并且在它们之间限定分割的沟道区域（16）。 选择栅极（18）覆盖在第一沟道区（24）上，并将浮栅电极（22）与源极区（12）分离。 控制栅电极（20）覆盖第三沟道区（28），并将浮栅电极（22）与漏区（14）分离。 浮栅电极（22）覆盖第二沟道区（26），并由薄隧道氧化物层（42）分离。 本发明的EEPROM装置可以通过源侧注入或通过Fowler-Nordheim隧道进行编程。 此外，提供了一种制造使用相邻的选择栅电极（18,18'）作为掺杂掩模的EEPROM阵列的工艺。

公开(公告)号：US5278439A

公开(公告)日：1994-01-11

申请号：US751499

申请日：1991-08-29

申请人： Yueh Y. Ma ,  Kuo-Tung Chang

发明人： Yueh Y. Ma ,  Kuo-Tung Chang

IPC分类号： G11C11/56 ,  G11C16/04 ,  H01L21/8247 ,  H01L29/68 ,  H01L29/78

CPC分类号： H01L27/11521 ,  G11C11/5621 ,  G11C16/0458

摘要： An EEPROM cell structure includes two floating gate transistors separated by a select gate transistor with the select transistor being shared by the two floating gate transistors in programming, reading, and erasing a floating gate transistor. The floating gates of the two transistors are formed from a first polysilicon layer, the control gates of the two transistors are formed from a second polysilicon layer, and the select gate is formed from a third doped polysilicon layer. The channel length of the select gate transistor is fully self-aligned to the floating gate transistors. A word line is formed over the control gates and forms the select gate. The word line runs generally perpendicular to bit lines which contact the drain regions of the two floating gate transistors. Accordingly, a virtual ground flash EEPROM memory array can be fabricated using the EEPROM cell structure.

摘要翻译： EEPROM单元结构包括由选择栅极晶体管隔开的两个浮栅晶体管，在编程，读取和擦除浮栅晶体管时，选择晶体管由两个浮栅晶体管共享。 两个晶体管的浮置栅极由第一多晶硅层形成，两个晶体管的控制栅极由第二多晶硅层形成，并且选择栅极由第三掺杂多晶硅层形成。 选择栅极晶体管的沟道长度与浮置栅极晶体管完全自对准。 在控制门上形成一条字线，形成选择门。 字线通常垂直于与两个浮栅晶体管的漏极区接触的位线。 因此，可以使用EEPROM单元结构来制造虚拟地闪存EEPROM存储器阵列。

公开(公告)号：US09245895B2

公开(公告)日：2016-01-26

申请号：US13190565

申请日：2011-07-26

申请人： Ning Cheng ,  Kuo-Tung Chang ,  Hiro Kinoshita ,  Chih-Yuh Yang ,  Lei Xue ,  Chungho Lee ,  Minghao Shen ,  Angela Hui ,  Huaqiang Wu

发明人： Ning Cheng ,  Kuo-Tung Chang ,  Hiro Kinoshita ,  Chih-Yuh Yang ,  Lei Xue ,  Chungho Lee ,  Minghao Shen ,  Angela Hui ,  Huaqiang Wu

IPC分类号： H01L29/788 ,  H01L27/115 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66 ,  H01L29/792

CPC分类号： H01L27/115 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7887 ,  H01L29/7923

摘要： Memory devices having improved TPD characteristics and methods of making the memory devices are provided. The memory devices contain two or more memory cells on a semiconductor substrate and bit line openings containing a bit line dielectric between the memory cells. The memory cell contains a charge storage layer and a first poly gate. The bit line opening extends into the semiconductor substrate. By containing the bit line dielectric in the bit line openings that extend into the semiconductor substrate, the memory device can improve the electrical isolation between memory cells, thereby preventing and/or mitigating TPD.

摘要翻译： 提供了具有改善的TPD特性的存储器件和制造存储器件的方法。 存储器件在半导体衬底上包含两个或更多个存储单元，并且在存储单元之间包含位线电介质的位线开口。 存储单元包含电荷存储层和第一多晶硅栅极。 位线开口延伸到半导体衬底中。 通过将延伸到半导体衬底的位线开口中的位线电介质包含在内，存储器件可以改善存储器单元之间的电隔离，从而防止和/或减轻TPD。

公开(公告)号：US08785268B2

公开(公告)日：2014-07-22

申请号：US11614815

申请日：2006-12-21

申请人： Wei Zheng ,  Lei Xue ,  Kuo-Tung Chang

发明人： Wei Zheng ,  Lei Xue ,  Kuo-Tung Chang

IPC分类号： H01L21/8238

CPC分类号： H01L27/11568 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/7851

摘要： A method for manufacturing a memory system is provided including forming a charge-storage layer on a first insulator layer including insulating the charge-storage layer from a vertical fin, forming a second insulator layer from the charge-storage layer, and forming a gate over the second insulator includes forming a fin field effect transistor.

摘要翻译： 提供了一种用于制造存储器系统的方法，包括在第一绝缘体层上形成电荷存储层，该第一绝缘体层包括从垂直鳍状物绝缘电荷存储层，从电荷存储层形成第二绝缘体层，并形成栅极 第二绝缘体包括形成鳍状场效应晶体管。

公开(公告)号：US08658496B2

公开(公告)日：2014-02-25

申请号：US13617291

申请日：2012-09-14

申请人： Hiroyuki Kinoshita ,  Angela Hui ,  Hsiao-Han Thio ,  Kuo-Tung Chang ,  Minh Van Ngo ,  Hiroyuki Ogawa

发明人： Hiroyuki Kinoshita ,  Angela Hui ,  Hsiao-Han Thio ,  Kuo-Tung Chang ,  Minh Van Ngo ,  Hiroyuki Ogawa

IPC分类号： H01L21/336

CPC分类号： H01L21/0217 ,  H01L21/28273 ,  H01L29/66825 ,  H01L29/7881

摘要： A memory device and a method of making the memory device are provided. A first dielectric layer is formed on a substrate, a floating gate is formed on the first dielectric layer, a second dielectric layer is formed on the floating gate, a control gate is formed on the second dielectric layer, and at least one film, including a conformal film, is formed over a surface of the memory device.

摘要翻译： 提供存储器件和制造存储器件的方法。 在基板上形成第一电介质层，在第一电介质层上形成浮栅，在浮栅上形成第二电介质层，在第二电介质层上形成控制栅，还包括至少一层， 保形膜形成在存储器件的表面上。

公开(公告)号：US08642441B1

公开(公告)日：2014-02-04

申请号：US11639667

申请日：2006-12-15

申请人： Tim Thurgate ,  Shenqing Fang ,  Kuo-Tung Chang ,  YouSeok Suh ,  Meng Ding ,  Hidehiko Shiraiwa ,  Amol Joshi ,  Harpreet Sachar ,  David Matsumoto ,  Lovejeet Singh ,  Chih-Yuh Yang

发明人： Tim Thurgate ,  Shenqing Fang ,  Kuo-Tung Chang ,  YouSeok Suh ,  Meng Ding ,  Hidehiko Shiraiwa ,  Amol Joshi ,  Harpreet Sachar ,  David Matsumoto ,  Lovejeet Singh ,  Chih-Yuh Yang

IPC分类号： H01L21/76

CPC分类号： H01L27/11563 ,  H01L21/28282 ,  H01L21/76232 ,  H01L21/823481 ,  H01L27/11568 ,  H01L29/66833

摘要： A method for fabricating a memory device with a self-aligned trap layer and rounded active region corners is disclosed. In the present invention, an STI process is performed before any of the charge-trapping and top-level layers are formed. Immediately after the STI process, the sharp corners of the active regions are exposed. Because these sharp corners are exposed at this time, they are available to be rounded through any number of known rounding techniques. Rounding the corners improves the performance characteristics of the memory device. Subsequent to the rounding process, the charge-trapping structure and other layers can be formed by a self-aligned process.

摘要翻译： 公开了一种用于制造具有自对准陷阱层和圆形有源区域拐角的存储器件的方法。 在本发明中，在形成电荷捕获层和顶层之前进行STI工艺。 STI过程之后立即暴露有源区域的尖角。 因为这些尖角在这个时候被曝光，所以它们可以通过任何数量的已知的四舍五入技术进行四舍五入。 四舍五入改善了存储设备的性能特征。 在舍入处理之后，电荷捕获结构和其它层可以通过自对准工艺形成。

公开(公告)号：US08598645B2

公开(公告)日：2013-12-03

申请号：US12910331

申请日：2010-10-22

申请人： Unsoon Kim ,  Angela T. Hui ,  Yider Wu ,  Kuo-Tung Chang ,  Hiroyuki Kinoshita

发明人： Unsoon Kim ,  Angela T. Hui ,  Yider Wu ,  Kuo-Tung Chang ,  Hiroyuki Kinoshita

IPC分类号： H01L29/788

CPC分类号： H01L27/11526 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11531

摘要： A method for forming a memory device is provided. A nitride layer is formed over a substrate. The nitride layer and the substrate are etched to form a trench. The nitride layer is trimmed on opposite sides of the trench to widen the trench within the nitride layer. The trench is filled with an oxide material. The nitride layer is stripped from the memory device, forming a mesa above the trench.

摘要翻译： 提供了一种用于形成存储器件的方法。 在衬底上形成氮化物层。 蚀刻氮化物层和衬底以形成沟槽。 在沟槽的相对侧上修整氮化物层，以加宽氮化物层内的沟槽。 沟槽填充有氧化物材料。 从存储器件剥离氮化物层，在沟槽上方形成台面。

公开(公告)号：US08564041B2

公开(公告)日：2013-10-22

申请号：US11551532

申请日：2006-10-20

申请人： Angela T. Hui ,  Wenmei Li ,  Minh Van Ngo ,  Amol Ramesh Joshi ,  Kuo-Tung Chang

发明人： Angela T. Hui ,  Wenmei Li ,  Minh Van Ngo ,  Amol Ramesh Joshi ,  Kuo-Tung Chang

IPC分类号： H01L27/108

CPC分类号： H01L29/78 ,  H01L27/115 ,  H01L27/11568

摘要： A memory device includes a number of memory cells and a dielectric layer formed over the memory cells. The memory device also includes contacts formed in the dielectric layer and spacers formed adjacent the side surfaces of the contacts. The spacers may inhibit leakage currents from the contacts.

摘要翻译： 存储器件包括多个存储单元和形成在存储单元上的电介质层。 存储器件还包括形成在电介质层中的触点和邻近触头的侧表面形成的间隔件。 间隔物可以抑制来自接触件的泄漏电流。

公开(公告)号：US08143661B2

公开(公告)日：2012-03-27

申请号：US11539984

申请日：2006-10-10

申请人： Shenqing Fang ,  Rinji Sugino ,  Jayendra Bhakta ,  Takashi Orimoto ,  Hiroyuki Nansei ,  Yukio Hayakawa ,  Takayuki Maruyama ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Lei Xue ,  Meng Ding ,  Amol Ramesh Joshi ,  YouSeok Suh ,  Harpreet Sachar

发明人： Shenqing Fang ,  Rinji Sugino ,  Jayendra Bhakta ,  Takashi Orimoto ,  Hiroyuki Nansei ,  Yukio Hayakawa ,  Takayuki Maruyama ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Lei Xue ,  Meng Ding ,  Amol Ramesh Joshi ,  YouSeok Suh ,  Harpreet Sachar

IPC分类号： H01L29/792

CPC分类号： H01L29/792 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11568

摘要： A memory cell system is provided including a first insulator layer over a semiconductor substrate, a charge trap layer over the first insulator layer, and slot where the charge trap layer includes a second insulator layer having the characteristic of being grown.

摘要翻译： 提供一种存储单元系统，包括半导体衬底上的第一绝缘体层，第一绝缘体层上的电荷陷阱层和电荷陷阱层包括具有生长特性的第二绝缘体层的槽。