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    METHOD, APPARATUS, SYSTEM FOR CENTERING IN A HIGH PERFORMANCE INTERCONNECT
    81.
    发明申请
    METHOD, APPARATUS, SYSTEM FOR CENTERING IN A HIGH PERFORMANCE INTERCONNECT 有权
    方法，设备，高性能互连中心的系统

    公开(公告)号：US20160191034A1

    公开(公告)日：2016-06-30

    申请号：US14583139

    申请日：2014-12-25

    申请人： Intel Corporation

    发明人： Mahesh Wagh ,  Zuoguo Wu ,  Venkatraman Iyer ,  Gerald S. Pasdast ,  Todd A. Hinck ,  David M. Lee ,  Narasimha R. Lanka

    IPC分类号： H03K5/26 ,  G01R31/04 ,  H03L9/00

    CPC分类号： H03K5/26 ,  G01R31/041 ,  G06F1/3296 ,  G06F13/4291 ,  H03K5/131 ,  H03L9/00

    摘要： In an example, a system and method for centering in a high-performance interconnect (HPI) are disclosed. When an interconnect is powered up from a dormant state, it may be necessary to “center” the clock signal to ensure that data are read at the correct time. A multi-phase method may be used, in which a first phase comprises a reference voltage sweep to identify an optimal reference voltage. A second phase comprises a phase sweep to identify an optimal phase. A third sweep comprises a two-dimensional “eye” phase, in which a plurality of values within a two-dimensional eye derived from the first two sweeps are tested. In each case, the optimal value is the value that results in the fewest bit error across multiple lanes. In one example, the second and third phases are performed in software, and may include testing a “victim” lane, with adjacent “aggressor” lanes having a complementary bit pattern.

    摘要翻译： 在一个示例中，公开了一种用于以高性能互连（HPI）为中心的系统和方法。 当互连从休眠状态上电时，可能需要“中心”时钟信号，以确保在正确的时间读取数据。 可以使用多相方法，其中第一相包括参考电压扫描以识别最佳参考电压。 第二阶段包括相位扫描以识别最佳相位。 第三扫描包括二维“眼”阶段，其中测试从前两次扫描得到的二维眼睛内的多个值。 在每种情况下，最佳值是导致多个通道中最小位错误的值。 在一个示例中，第二和第三阶段以软件执行，并且可以包括测试“受害者”通道，具有具有互补位模式的相邻“侵略者”通道。

    METHOD, APPARATUS, SYSTEM FOR EMBEDDED STREAM LANES IN A HIGH-PERFORMANCE INTERCONNECT
    82.
    发明申请
    METHOD, APPARATUS, SYSTEM FOR EMBEDDED STREAM LANES IN A HIGH-PERFORMANCE INTERCONNECT 审中-公开
    方法，装置，高性能互连嵌入式流域的系统

    公开(公告)号：US20160188519A1

    公开(公告)日：2016-06-30

    申请号：US14583607

    申请日：2014-12-27

    申请人： Intel Corporation

    发明人： Mahesh Wagh ,  Zuoguo Wu ,  Venkatraman Iyer

    IPC分类号： G06F13/40 ,  G06F13/42

    CPC分类号： G06F13/4068 ,  G06F13/4265

    摘要： In an example, a high-performance interconnect (HPI) is provisioned without a separate stream lane. To provide equivalent functionality, stream lane data are provided within data lines during idle periods. Because one stream lane may be provided per 20 data lanes, elimination of the stream lane saves approximately 5% of area. In a pre-data time, the 20 data lanes may be brought high from midrail to represent one species of data (for example, Intel® in-die interconnect (IDI)), and brought low to represent a second species of data (for example, Intel® on-chip system fabric (IOSF)). To represent additional species of data, such as link control packets (LCPs) for example, lanes can be divided into two or more groups, and a single bit can be encoded into each group. LCP can also be encoded into a post-data time, for example by ceasing flit traffic and manipulating a “VALID” lane from midrail to 0 or 1.

    摘要翻译： 在一个示例中，高性能互连（HPI）被提供而没有单独的流线。 为了提供等效的功能，在空闲周期内在数据线内提供流道数据。 因为每20条数据通道可以提供一条流道，所以流线路的消除节省了大约5％的面积。 在预数据时间内，20个数据通道可能会从中段带来很高的，以表示一种数据（例如，英特尔®芯片间互连（IDI）），并带来了低的代表第二种数据（对于 例如英特尔®片上系统架构（IOSF））。 为了表示例如链路控制分组（LCP）的附加数据种类，可以将通道划分为两个或更多个组，并且可以将单个比特编码到每个组中。 LCP也可以被编码成后数据时间，例如通过停止飞行交通并且操纵从中途到0或1的“有效”通道。

    HIGH PERFORMANCE INTERCONNECT LINK STATE TRANSITIONS
    83.
    发明申请
    HIGH PERFORMANCE INTERCONNECT LINK STATE TRANSITIONS 有权
    高性能互连链路状态转换

    公开(公告)号：US20160179730A1

    公开(公告)日：2016-06-23

    申请号：US14578175

    申请日：2014-12-19

    申请人： Intel Corporation

    发明人： William R. Halleck ,  Rahul Shah ,  Venkatraman Iyer

    IPC分类号： G06F13/40 ,  G06F13/42

    CPC分类号： G06F13/4027 ,  G06F13/124 ,  G06F13/1678 ,  G06F13/4282

    摘要： A supersequence is sent to another device to indicate a transition from a partial width link state to another active link state. The supersequence is to be sent over one or more lanes of a link and is to include at least a portion of a start of data sequence (SDS) to include a predefined sequence and a byte number value. The byte number value is to indicate a number of bytes measured from a preceding control interval.

    摘要翻译： 将超级序列发送到另一设备以指示从部分宽度链路状态到另一活动链路状态的转换。 超级序列将通过链路的一个或多个通道发送，并且包括数据序列（SDS）的起始的至少一部分以包括预定义的序列和字节数值。 字节数值表示从前一个控制间隔测量的字节数。

    PHYSICAL INTERFACE FOR A SERIAL INTERCONNECT
    84.
    发明申请
    PHYSICAL INTERFACE FOR A SERIAL INTERCONNECT 有权
    串行互连的物理接口

    公开(公告)号：US20160179710A1

    公开(公告)日：2016-06-23

    申请号：US14580918

    申请日：2014-12-23

    申请人： Intel Corporation

    发明人： Debendra Das Sharma ,  Daniel S. Froelich ,  Venkatraman Iyer ,  Michelle C. Jen ,  Rahul R. Shah ,  Eric M. Lee

    IPC分类号： G06F13/16 ,  G06F13/42

    CPC分类号： G06F13/4068 ,  G06F13/1642 ,  G06F13/1673 ,  G06F13/385 ,  G06F13/4282

    摘要： An apparatus that includes a physical interface for a serial interconnect is provided. The physical interface includes a buffer that is selectable to function as a drift buffer or an elastic buffer by a voltage level on a buffer control line. The physical interface also includes encoding logic that can be enabled or disabled by a voltage level on a logic control line. Further, the physical interface also includes and an ordered set generator that can be enabled or disabled by a voltage level on a communications control line.

    摘要翻译： 提供了一种包括用于串行互连的物理接口的装置。 物理接口包括缓冲器，其可选择用作缓冲器控制线上的电压电平的漂移缓冲器或弹性缓冲器。 物理接口还包括可由逻辑控制线上的电压电平启用或禁用的编码逻辑。 此外，物理接口还包括可以通过通信控制线上的电压电平启用或禁用的有序集发生器。

    High performance interconnect physical layer
    85.
    发明授权
    High performance interconnect physical layer 有权
    高性能互连物理层

    公开(公告)号：US09208121B2

    公开(公告)日：2015-12-08

    申请号：US14538937

    申请日：2014-11-12

    申请人： INTEL CORPORATION

    发明人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Fulvio Spagna ,  Debendra Das Sharma ,  Jeffrey C. Swanson

    IPC分类号： G06F13/42 ,  G06N99/00

    CPC分类号： G06F13/4291 ,  G06F1/24 ,  G06F1/3287 ,  G06F13/1678 ,  G06F13/42 ,  G06F13/4282 ,  G06N99/005

    摘要： A periodic control window is embedded in a link layer data stream to be sent over a serial data link, where the control window is configured to provide physical layer information including information for use in initiating state transitions on the data link. The link layer data can be sent during a link transmitting state of the data link and the control window can interrupt the sending of flits. In one aspect, the information includes link width transition data indicating an attempt to change the number of active lanes on the link.

    摘要翻译： 周期性控制窗口嵌入在要通过串行数据链路发送的链路层数据流中，其中控制窗口被配置为提供物理层信息，包括用于启动数据链路上的状态转换的信息。 可以在数据链路的链路发送状态期间发送链路层数据，并且控制窗口可以中断发送猝发。 在一个方面，信息包括指示改变链路上的活动车道数目的尝试的链路宽度转换数据。

    Fast deskew when exiting low-power partial-width high speed link state
    86.
    发明授权
    Fast deskew when exiting low-power partial-width high speed link state 有权
    当退出低功率部分宽度高速链路状态时，快速的偏移校正

    公开(公告)号：US09183171B2

    公开(公告)日：2015-11-10

    申请号：US13631876

    申请日：2012-09-29

    申请人： Intel Corporation

    发明人： Venkatraman Iyer ,  Debendra Das Sharma ,  Robert G. Blankenship ,  Darren S. Jue

    IPC分类号： G06F1/32 ,  G06F13/42 ,  G06F13/38

    CPC分类号： G06F13/42 ,  G06F1/3253 ,  G06F13/38 ,  G06F13/382 ,  G06F13/4265 ,  Y02D10/14 ,  Y02D10/151

    摘要： Methods and apparatus relating to fast deskew when exiting a low-power partial-width high speed link state are described. In one embodiment, an exit flit on active lanes and/or a wake signal/sequence on idle lanes may be transmitted at a first point in time to cause one or more idle lanes of a link to enter an active state. At a second point in time (following or otherwise subsequent to the first point in time), training sequences are transmitted over the one or more idle lanes of the link. And, the one or more idle lanes are deskewed in response to the training sequences and prior to a third point in time (following or otherwise subsequent to the second point in time). Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了在退出低功率部分宽度高速链路状态时与快速偏移校正有关的方法和装置。 在一个实施例中，可以在第一时间点上传输有效车道上的出口飞行和/或空闲车道上的唤醒信号/序列，以使链路的一个或多个空闲车道进入活动状态。 在第二时间点（在第一时间点之后或之后），在链路的一个或多个空闲车道上发送训练序列。 并且，一个或多个空闲车道响应于训练序列而在第三时间点之前（在第二时间点之后或之后的其他时间）进行了偏斜校正。 还公开并要求保护其他实施例。

    HIGH PERFORMANCE INTERCONNECT PHYSICAL LAYER
    87.
    发明申请
    HIGH PERFORMANCE INTERCONNECT PHYSICAL LAYER 审中-公开
    高性能互连物理层

    公开(公告)号：US20150205741A1

    公开(公告)日：2015-07-23

    申请号：US14672107

    申请日：2015-03-28

    申请人： Intel Corporation

    发明人： Venkatraman Iyer ,  Darren S. Jue ,  Sitaraman V. Iyer

    IPC分类号： G06F13/40 ,  G06N99/00

    CPC分类号： G06F13/4004 ,  G06F13/4221 ,  G06N99/005 ,  Y02D10/14 ,  Y02D10/151

    摘要： A set of training sequences is generated, each training sequence to include a respective training sequence header, and the training sequence header is to be DC-balanced over the set of training sequences. The set of training sequences can be combined with electric ordered sets to form supersequences for use in such tasks as link adaptation, link state transitions, byte lock, deskew, and other tasks.

    摘要翻译： 生成一组训练序列，每个训练序列包括相应的训练序列头部，训练序列头部将在训练序列集合上进行DC平衡。 训练序列的集合可以与电子有序集合组合以形成用于诸如链路适配，链路状态转换，字节锁定，偏斜校正和其他任务之类的任务的超序列。

    HIGH PERFORMANCE INTERCONNECT PHYSICAL LAYER
    88.
    发明申请
    HIGH PERFORMANCE INTERCONNECT PHYSICAL LAYER 审中-公开
    高性能互连物理层

    公开(公告)号：US20150067208A1

    公开(公告)日：2015-03-05

    申请号：US14538937

    申请日：2014-11-12

    申请人： INTEL CORPORATION

    发明人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Fulvio Spagna ,  Debendra DAS Sharma ,  Jeffrey C, Swanson

    IPC分类号： G06F13/42 ,  G06N99/00

    CPC分类号： G06F13/4291 ,  G06F1/24 ,  G06F1/3287 ,  G06F13/1678 ,  G06F13/42 ,  G06F13/4282 ,  G06N99/005

    摘要： A periodic control window is embedded in a link layer data stream to be sent over a serial data link, where the control window is configured to provide physical layer information including information for use in initiating state transitions on the data link. The link layer data can be sent during a link transmitting state of the data link and the control window can interrupt the sending of flits. In one aspect, the information includes link width transition data indicating an attempt to change the number of active lanes on the link.

    摘要翻译： 周期性控制窗口嵌入在要通过串行数据链路发送的链路层数据流中，其中控制窗口被配置为提供物理层信息，包括用于启动数据链路上的状态转换的信息。 可以在数据链路的链路发送状态期间发送链路层数据，并且控制窗口可以中断发送猝发。 在一个方面，信息包括指示改变链路上的活动车道数目的尝试的链路宽度转换数据。

    Bimodal PHY for low latency in high speed interconnects
    90.
    发明授权
    Bimodal PHY for low latency in high speed interconnects 有权

    公开(公告)号：US11354264B2

    公开(公告)日：2022-06-07

    申请号：US17184737

    申请日：2021-02-25

    申请人： Intel Corporation

    发明人： Venkatraman Iyer ,  William R. Halleck ,  Rahul R. Shah ,  Eric Lee

    IPC分类号： G06F13/40 ,  G06F13/38 ,  G06F13/42 ,  G06F13/16

    摘要： Systems, methods, and apparatuses including a Physical layer (PHY) block coupled to a Media Access Control layer (MAC) block via a PHY/MAC interface. Each of the PHY and MAC blocks include a plurality of Physical Interface for PCI Express (PIPE) registers. The PHY/MAC interface includes a low pin count PIPE interface comprising a small set of wires coupled between the PHY block and the MAC block. The MAC block is configured to multiplex command, address, and data over the low pin count PIPE interface to access the plurality of PHY PIPE registers, and the PHY block is configured to multiplex command, address, and data over the low pin count PIPE interface to access the plurality of MAC PIPE registers. The PHY block may also be selectively configurable to implement a PIPE architecture to operate in a PIPE mode and a serialization and deserialization (SERDES) architecture to operate in a SERDES mode.