公开(公告)号：US20110005010A1

公开(公告)日：2011-01-13

申请号：US12885630

申请日：2010-09-20

申请人： Chen-Yuan Hsia ,  Chang-Cheng Hung ,  Chi-Lun Lu ,  Shih-Ming Chang ,  Wen-Chuan Wang ,  Yen-Bin Huang ,  Ching-Yu Chang ,  Chin-Hsiang Lin

发明人： Chen-Yuan Hsia ,  Chang-Cheng Hung ,  Chi-Lun Lu ,  Shih-Ming Chang ,  Wen-Chuan Wang ,  Yen-Bin Huang ,  Ching-Yu Chang ,  Chin-Hsiang Lin

IPC分类号： A47L13/40

CPC分类号： B08B6/00 ,  B08B5/00 ,  H01L21/02057 ,  H01L21/67017 ,  H01L21/67051

摘要： A system for semiconductor wafer manufacturing, comprises a chamber process path for processing the wafer, and a device operable to remove particles from the wafer by electrostatic and electromagnetic methodologies wherein the device is installed in the chamber process path.

摘要翻译： 一种用于半导体晶片制造的系统，包括用于处理晶片的腔室处理路径，以及可操作以通过静电和电磁方法从晶片去除颗粒的装置，其中该装置安装在室过程路径中。

公开(公告)号：US20100297538A1

公开(公告)日：2010-11-25

申请号：US12768405

申请日：2010-04-27

申请人： Shih-Ming Chang ,  Chung-Hsing Chang ,  Wen-Chuan Wang ,  Chi-Lun Lu ,  Sheng-Chi Chin ,  Chin-Hsiang Lin ,  Chun-Kuang Chen

发明人： Shih-Ming Chang ,  Chung-Hsing Chang ,  Wen-Chuan Wang ,  Chi-Lun Lu ,  Sheng-Chi Chin ,  Chin-Hsiang Lin ,  Chun-Kuang Chen

IPC分类号： G03F7/20 ,  G03F1/00

CPC分类号： G03F1/14 ,  G03F1/50 ,  G03F7/70283 ,  G03F7/70416 ,  G03H1/0005 ,  G03H1/0244 ,  G03H1/08 ,  G03H1/2205 ,  G03H2001/0094 ,  G03H2001/0833 ,  G03H2210/30 ,  G03H2224/04 ,  G03H2240/12 ,  G03H2240/13 ,  G03H2240/23 ,  G03H2270/52

摘要： A hologram reticle and method of patterning a target. A layout pattern for an image to be transferred to a target is converted into a holographic representation of the image. A hologram reticle is manufactured that includes the holographic representation. The hologram reticle is then used to pattern the target. Three-dimensional patterns may be formed in a photoresist layer of the target in a single patterning step. These three-dimensional patterns may be filled to form three-dimensional structures or else used in a multi-surface imaging composition. The holographic representation of the image may also be transferred to a top photoresist layer of a top surface imaging (TSI) semiconductor device, either directly or using the hologram reticle. The top photoresist layer may then be used to pattern an underlying photoresist layer with the image. The lower photoresist layer is used to pattern a material layer of the device.

摘要翻译： 全息图掩模版和图案化目标的方法。 要传输到目标的图像的布局图案被转换成图像的全息图。 制造包括全息图的全息标线。 然后使用全息图标线来对目标进行图案化。 可以在单个图案化步骤中在靶的光致抗蚀剂层中形成三维图案。 这些三维图案可以被填充以形成三维结构，或者用于多表面成像组合物中。 图像的全息图也可以直接地或使用全息图掩模图传递到顶表面成像（TSI）半导体器件的顶部光致抗蚀剂层。 然后可以使用顶部光致抗蚀剂层来用图像对下面的光致抗蚀剂层进行图案化。 下部光致抗蚀剂层用于对该器件的材料层进行图案化。

公开(公告)号：US07811720B2

公开(公告)日：2010-10-12

申请号：US11044517

申请日：2005-01-27

申请人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Chih-Cheng Chiu

发明人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Chih-Cheng Chiu

IPC分类号： G03F1/00

CPC分类号： G03F1/36 ,  G03F1/70

摘要： A photomask set includes at least two masks that combine to form a device pattern in a semiconductor device. Orthogonal corners may be produced in a semiconductor device pattern to include one edge defined by a first mask and an orthogonal edge defined by a second mask. The mask set may include a first mask with compensation features and a second mask with void areas overlaying the compensation features when the first and second masks are aligned with one another, such that the compensation features are removed when patterns are successfully formed from the first and second masks. The compensation features alleviate proximity effects during the formation of device features.

摘要翻译： 光掩模组包括组合以在半导体器件中形成器件图案的至少两个掩模。 可以在半导体器件图案中产生正交角，以包括由第一掩模限定的一个边缘和由第二掩模限定的正交边缘。 掩模组可以包括具有补偿特征的第一掩模和当第一和第二掩模彼此对准时覆盖补偿特征的空隙区域的第二掩模，使得当从第一和第二掩模成功形成图案时，补偿特征被去除 第二个面具 补偿功能可以减轻设备特征形成过程中的邻近效应。

公开(公告)号：US07795601B2

公开(公告)日：2010-09-14

申请号：US11421590

申请日：2006-06-01

申请人： Chin-Hsiang Lin ,  Jui-Chung Peng ,  Yung-Cheng Chen ,  Shy-Jay Lin

发明人： Chin-Hsiang Lin ,  Jui-Chung Peng ,  Yung-Cheng Chen ,  Shy-Jay Lin

IPC分类号： C12Q1/68 ,  H01J40/00

CPC分类号： G03F7/70991 ,  G03F7/70466

摘要： The present disclosure provides a lithography apparatus with improved lithography throughput. The lithography apparatus includes a first lens system; a first substrate stage configured to receive a first radiation energy from the first lens system, and designed operable to move a substrate during an exposing process; a second lens system, having a higher resolution than that of the first lens system; and a second substrate stage approximate to the first substrate stage and configured to receive a second radiation energy from the second lens system, and designed operable to receive the substrate from the first substrate stage and move the substrate.

摘要翻译： 本公开提供了具有改进的光刻产量的光刻设备。 光刻设备包括第一透镜系统; 第一衬底台，被配置为从所述第一透镜系统接收第一辐射能量，并且被设计为可操作以在曝光过程期间移动衬底; 第二透镜系统，具有比第一透镜系统更高的分辨率; 以及第二衬底台，其近似于所述第一衬底台并且被配置为从所述第二透镜系统接收第二辐射能量，并且被设计为可操作以从所述第一衬底台接收所述衬底并移动所述衬底。

公开(公告)号：US07767570B2

公开(公告)日：2010-08-03

申请号：US11457032

申请日：2006-07-12

申请人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

发明人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

IPC分类号： H01L21/00

CPC分类号： H01L21/76811 ,  H01L21/76807 ,  H01L21/76813 ,  H01L21/7684 ,  H01L23/522 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of making an integrated circuit includes providing a low-k dielectric layer on a substrate, the low-k dielectric layer including or adjacent to a plurality of conductive features; patterning the low-k dielectric layer to form trenches; patterning the low-k dielectric layer to form conductive vias and dummy vias, wherein each of the conductive vias is aligned with at least one of the plurality of the conductive features and at least one of the trenches, and each of the dummy vias is a distance above the plurality of conductive features; filling the trenches, conductive vias, and dummy vias using one or more conductive materials; and planarizing the conductive material(s).

摘要翻译： 制造集成电路的方法包括在衬底上提供低k电介质层，低k电介质层包括或邻近多个导电特征; 图案化低k电介质层以形成沟槽; 图案化低k电介质层以形成导电通孔和虚拟通孔，其中每个导电通孔与多个导电特征和至少一个沟槽中的至少一个对准，并且每个虚拟通孔为 在多个导电特征之上的距离; 使用一种或多种导电材料填充沟槽，导电通孔和虚拟通孔; 并平坦化导电材料。

公开(公告)号：US07722997B2

公开(公告)日：2010-05-25

申请号：US11939790

申请日：2007-11-14

申请人： Shih-Ming Chang ,  Chung-Hsing Chang ,  Chih-Cheng Chin ,  Wen-Chuan Wang ,  Chi-Lun Lu ,  Sheng-Chi Chin ,  Chin-Hsiang Lin

发明人： Shih-Ming Chang ,  Chung-Hsing Chang ,  Chih-Cheng Chin ,  Wen-Chuan Wang ,  Chi-Lun Lu ,  Sheng-Chi Chin ,  Chin-Hsiang Lin

IPC分类号： G03F1/00 ,  G03H1/02

CPC分类号： G03F7/70291 ,  G03F1/50 ,  G03H1/0005 ,  G03H1/0244 ,  G03H1/0808 ,  G03H1/2205 ,  G03H2001/0094 ,  G03H2001/0833 ,  G03H2210/30 ,  G03H2210/452 ,  G03H2224/04 ,  G03H2240/12 ,  G03H2240/13 ,  G03H2240/23 ,  G03H2270/52

摘要： A hologram reticle and method of patterning a target. A layout pattern for an image to be transferred to a target is converted into a holographic representation of the image. A hologram reticle is manufactured that includes the holographic representation. The hologram reticle is then used to pattern the target. Three-dimensional patterns may be formed in a photoresist layer of the target in a single patterning step. These three-dimensional patterns may be filled to form three-dimensional structures. The holographic representation of the image may also be transferred to a top photoresist layer of a top surface imaging (TSI) semiconductor device, either directly or using the hologram reticle. The top photoresist layer may then be used to pattern an underlying photoresist layer with the image. The lower photoresist layer is used to pattern a material layer of the device.

摘要翻译： 全息图掩模版和图案化目标的方法。 要传输到目标的图像的布局图案被转换成图像的全息图。 制造包括全息图的全息标线。 然后使用全息图标线来对目标进行图案化。 可以在单个图案化步骤中在靶的光致抗蚀剂层中形成三维图案。 可以填充这些三维图案以形成三维结构。 图像的全息图也可以直接地或使用全息图掩模图传递到顶表面成像（TSI）半导体器件的顶部光致抗蚀剂层。 然后可以使用顶部光致抗蚀剂层来用图像对下面的光致抗蚀剂层进行图案化。 下部光致抗蚀剂层用于对该器件的材料层进行图案化。

公开(公告)号：US07642101B2

公开(公告)日：2010-01-05

申请号：US11567055

申请日：2006-12-05

申请人： George Liu ,  Vencent Chang ,  Chin-Hsiang Lin ,  Kuei Shun Chen ,  Norman Chen

发明人： George Liu ,  Vencent Chang ,  Chin-Hsiang Lin ,  Kuei Shun Chen ,  Norman Chen

IPC分类号： H01L21/66 ,  G01R31/26

CPC分类号： H01L23/544 ,  G03F7/70625 ,  G03F7/70641 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is fabricated to include one or more sets of calibration patterns used to measure line pitch and line focus.

摘要翻译： 制造半导体器件以包括用于测量线间距和线焦点的一组或多组校准图案。

公开(公告)号：US07393616B2

公开(公告)日：2008-07-01

申请号：US11397464

申请日：2006-04-04

申请人： Jiann Yuan Huang ,  Anderson Chang ,  Chih-Ming Ke ,  Heng-Jen Lee ,  Chin-Hsiang Lin ,  Tsai-Sheng Gau

发明人： Jiann Yuan Huang ,  Anderson Chang ,  Chih-Ming Ke ,  Heng-Jen Lee ,  Chin-Hsiang Lin ,  Tsai-Sheng Gau

IPC分类号： G03F1/00 ,  G03F9/00

CPC分类号： G03F7/70616

摘要： A method including: providing collinear first and second lines in a mask layer over a substrate, the first line having at one end a first line end and having a first line body adjacent the first line end, and the second line having at one end a second line end and having a second line body adjacent the second line end; measuring line widths of the first line body and the second line body; locating effective line end positions for the first line end based on the line width of the first line body and for the second line end based on the line width of the second line body; and measuring a distance between the effective line end positions, as an effective line end spacing.

摘要翻译： 一种方法，包括：在衬底上的掩模层中提供共线的第一和第二线，所述第一线在一端具有第一线端并且具有与所述第一线端相邻的第一线体，并且所述第二线在一端具有 第二线端并且具有与第二线端相邻的第二线体; 测量第一线体和第二线体的线宽; 基于第一线体的线宽度和第二线端基于第二线体的线宽来定位第一线端的有效线端位置; 并测量有效线端位置之间的距离，作为有效线端间距。

公开(公告)号：US20080153241A1

公开(公告)日：2008-06-26

申请号：US11616029

申请日：2006-12-26

申请人： Chia-Jung Hsu ,  Chin-Hsiang Lin ,  Li-Wei Cheng

发明人： Chia-Jung Hsu ,  Chin-Hsiang Lin ,  Li-Wei Cheng

IPC分类号： H01L21/336 ,  H01L21/28

CPC分类号： H01L21/28097 ,  H01L21/7624 ,  H01L21/823835 ,  H01L29/66507 ,  H01L29/66545

摘要： A method for forming a fully silicided gate is disclosed. A gate structure of a transistor device is provided on a substrate. A mask layer is spin-on coated over the substrate to cover the gate structure and source/drain regions of the transistor device. The mask layer is etched back to expose a silicon layer of the gate structure. The silicon layer of the gate structure is then fully silicided. The mask layer is then removed from the substrate to expose the source/drain regions. The source/drain regions are finally silicided.

摘要翻译： 公开了一种形成全硅化物栅的方法。 晶体管器件的栅极结构设置在衬底上。 将掩模层旋涂在衬底上以覆盖晶体管器件的栅极结构和源极/漏极区域。 掩模层被回蚀以露出栅极结构的硅层。 然后，栅极结构的硅层被完全硅化。 然后从衬底去除掩模层以暴露源极/漏极区域。 源极/漏极区域最终被硅化。

公开(公告)号：US07387969B2

公开(公告)日：2008-06-17

申请号：US11084495

申请日：2005-03-18

申请人： George Liu ,  Vencent Chang ,  Norman Chen ,  Yao-Ching Ku ,  Chin-Hsiang Lin ,  Kuei Shun Chen

发明人： George Liu ,  Vencent Chang ,  Norman Chen ,  Yao-Ching Ku ,  Chin-Hsiang Lin ,  Kuei Shun Chen

IPC分类号： H01L21/302

CPC分类号： H01L21/31144 ,  G03F7/11 ,  H01L21/0274 ,  H01L21/0332 ,  H01L21/76807

摘要： A patterned hardmask and method for forming the same, the method including providing a substrate comprising an overlying resist sensitive to activating radiation; forming an overlying hardmask insensitive to the activating radiation; exposing the resist through the hardmask to the activating radiation; baking the resist and the hardmask; and, developing the hardmask and resist to form a patterned resist and patterned hardmask.

摘要翻译： 一种图案化硬掩模及其形成方法，所述方法包括提供包含对活化辐射敏感的上覆抗蚀剂的基底; 形成对激活辐射不敏感的上覆硬掩模; 将抗蚀剂通过硬掩模暴露于活化辐射; 烘烤抗蚀剂和硬掩模; 并开发硬掩模和抗蚀剂以形成图案化的抗蚀剂和图案化的硬掩模。