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    Metal fill structures for reducing parasitic capacitance
    3.
    发明授权
    Metal fill structures for reducing parasitic capacitance 有权
    用于减少寄生电容的金属填充结构

    公开(公告)号：US08138607B2

    公开(公告)日：2012-03-20

    申请号：US12632838

    申请日：2009-12-08

    申请人： David S. Collins ,  Howard S. Landis ,  Anthony K. Stamper ,  Janet M. Wilson

    发明人： David S. Collins ,  Howard S. Landis ,  Anthony K. Stamper ,  Janet M. Wilson

    IPC分类号： H01L23/48

    CPC分类号： H01L23/522 ,  H01L23/5222 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/12044 ,  H01L2924/00

    摘要： Vertically-staggered-level metal fill structures include inner contiguous metal fill structures and outer contiguous metal fill structures. A dielectric material portion is provided between each contiguous metal fill structure. Vertical extent of each contiguous metal fill structure is limited up to three vertically adjoining metal interconnect levels, thereby limiting the capacitance of each contiguous metal fill structure. Capacitive coupling between the contiguous metal fill structures and the metal interconnect structures is minimized due to the fragmented structure of contiguous metal fill structures.

    摘要翻译： 垂直交错的金属填充结构包括内部相邻的金属填充结构和外部连续的金属填充结构。 在每个邻接的金属填充结构之间提供电介质材料部分。 每个连续金属填充结构的垂直范围被限制到三个垂直相邻的金属互连水平，从而限制每个相邻的金属填充结构的电容。 由于连续的金属填充结构的分段结构，连续的金属填充结构和金属互连结构之间的电容耦合被最小化。

    DEEP TRENCH VARACTORS
    6.
    发明申请
    DEEP TRENCH VARACTORS 有权

    公开(公告)号：US20100155897A1

    公开(公告)日：2010-06-24

    申请号：US12342609

    申请日：2008-12-23

    申请人： David S. Collins ,  Robert M. Rassel ,  Eric Thompson

    发明人： David S. Collins ,  Robert M. Rassel ,  Eric Thompson

    IPC分类号： H01L29/93 ,  H01L21/20

    CPC分类号： H01L29/93 ,  H01L27/0805 ,  H01L27/0808 ,  H01L29/66181 ,  H01L29/945

    摘要： A deep trench varactor structure compatible with a deep trench capacitor structure and methods of manufacturing the same are provided. A buried plate layer is formed on a second deep trench, while the first trench is protected from formation of any buried plate layer. The inside of the deep trenches is filled with a conductive material to form inner electrodes. At least one doped well is formed outside and abutting portions of the first deep trench and constitutes at least one outer varactor electrode. Multiple doped wells may be connected in parallel to provide a varactor having complex voltage dependency of capacitance. The buried plate layer and another doped well connected thereto constitute an outer electrode of a linear capacitor formed on the second deep trench.

    摘要翻译： 提供了与深沟槽电容器结构兼容的深沟槽变容二极管结构及其制造方法。 掩埋板层形成在第二深沟槽上，同时保护第一沟槽不形成任何掩埋的板层。 深沟槽的内部填充有导电材料以形成内部电极。 在第一深沟槽的外部和邻接部分形成至少一个掺杂阱，并构成至少一个外变容二极管电极。 多个掺杂阱可以并联连接以提供具有电容复杂电压依赖性的变容二极管。 掩埋板层和与其连接的另一个掺杂阱构成形成在第二深沟槽上的线性电容器的外部电极。

    LATCHUP ROBUST ARRAY I/O USING THROUGH WAFER VIA
    7.
    发明申请
    LATCHUP ROBUST ARRAY I/O USING THROUGH WAFER VIA 失效
    使用通过WAFER的LATCHUP ROBUST ARRAY I / O

    公开(公告)号：US20090152632A1

    公开(公告)日：2009-06-18

    申请号：US11956386

    申请日：2007-12-14

    申请人： Phillip Francis Chapman ,  David S. Collins ,  Steven H. Voldman

    发明人： Phillip Francis Chapman ,  David S. Collins ,  Steven H. Voldman

    IPC分类号： H01L27/06 ,  H01L21/8234

    CPC分类号： H01L27/0921 ,  H01L27/0251 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A structure and a method for preventing latchup. The structure including: an I/O cell and an ESD protection circuit in a region of an integrated circuit chip containing logic circuits; an electrically conductive through via extending from a bottom surface of the substrate toward a top surface of the substrate between the I/O cell and an ESD protection circuit and at least one of the logic circuits.

    摘要翻译： 一种用于防止闩锁的结构和方法。 该结构包括：在包含逻辑电路的集成电路芯片的区域中的I / O单元和ESD保护电路; 导电通孔，其从所述基板的底表面延伸到所述I / O单元和ESD保护电路之间的所述基板的顶表面以及所述逻辑电路中的至少一个。

    Method for symmetric capacitor formation
    9.
    发明授权
    Method for symmetric capacitor formation 有权
    对称电容器形成方法

    公开(公告)号：US07402890B2

    公开(公告)日：2008-07-22

    申请号：US11421774

    申请日：2006-06-02

    申请人： David S. Collins ,  Hanyi Ding ,  Kai Di Feng ,  Zhong-Xiang He ,  Xuefeng Liu

    发明人： David S. Collins ,  Hanyi Ding ,  Kai Di Feng ,  Zhong-Xiang He ,  Xuefeng Liu

    IPC分类号： H01L29/00

    CPC分类号： H01L27/0805

    摘要： A structure and associated method for forming a structure. The structure comprises a first doped region, a second doped region, a third doped region, and a first shallow trench isolation structure formed within a substrate. The first doped region comprises a first dopant having a first polarity. The second doped region forms a first electrode of a capacitor. The third doped region forms a second electrode of the capacitor. Each of the second doped region and the third doped region comprises a second dopant having a second polarity. The first shallow trench isolation structure is formed between the second doped region and the third doped region. The capacitor comprises a main capacitance. The structure comprises a first parasitic capacitance and a second parasitic capacitance. The first parasitic capacitance is about equal to the second parasitic capacitance.

    摘要翻译： 用于形成结构的结构和相关联的方法。 该结构包括形成在衬底内的第一掺杂区域，第二掺杂区域，第三掺杂区域和第一浅沟槽隔离结构。 第一掺杂区域包括具有第一极性的第一掺杂剂。 第二掺杂区域形成电容器的第一电极。 第三掺杂区域形成电容器的第二电极。 第二掺杂区域和第三掺杂区域中的每一个包括具有第二极性的第二掺杂剂。 第一浅沟槽隔离结构形成在第二掺杂区和第三掺杂区之间。 电容器包括主电容。 该结构包括第一寄生电容和第二寄生电容。 第一寄生电容约等于第二寄生电容。

    SOI (silicon on insulator) substrate improvements
    10.
    发明授权
    SOI (silicon on insulator) substrate improvements 有权
    SOI（绝缘体上硅）衬底改进

    公开(公告)号：US08288821B2

    公开(公告)日：2012-10-16

    申请号：US12547526

    申请日：2009-08-26

    申请人： Alan Bernard Botula ,  David S. Collins ,  Alvin Jose Joseph ,  Howard Smith Landis ,  James Albert Slinkman

    发明人： Alan Bernard Botula ,  David S. Collins ,  Alvin Jose Joseph ,  Howard Smith Landis ,  James Albert Slinkman

    IPC分类号： H01L29/786 ,  H01L21/336

    CPC分类号： H01L21/84 ,  H01L27/1203

    摘要： A structure, and a method for forming the same. The structure includes a semiconductor substrate which includes a top substrate surface, a buried dielectric layer on the top substrate surface, N active semiconductor regions on the buried dielectric layer, N active devices on the N active semiconductor regions, a plurality of dummy regions on the buried dielectric layer, a protection layer on the N active devices and the N active semiconductor regions, but not on the plurality of dummy regions. The N active devices comprise first active regions which comprise a first material. The plurality of dummy regions comprise first dummy regions which comprise the first material. A first pattern density of the first active regions and the first dummy regions is uniform across the structure. A trench in the buried dielectric layer such that side walls of the trench are aligned with the plurality of dummy regions.

    摘要翻译： 一种结构及其形成方法。 该结构包括半导体衬底，其包括顶部衬底表面，顶部衬底表面上的埋置介质层，埋入介质层上的N个有源半导体区域，N个有源半导体区域上的N个有源器件， 埋入介质层，N个有源器件上的保护层和N个有源半导体区域，但不在多个虚拟区域上。 N个有源器件包括构成第一材料的第一有源区。 多个虚拟区域包括包含第一材料的第一虚拟区域。 第一有源区和第一虚拟区的第一图案密度在整个结构上是均匀的。 掩埋介质层中的沟槽，使得沟槽的侧壁与多个虚拟区域对齐。