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    Interconnect structure having smaller transition layer via
    1.
    发明授权
    Interconnect structure having smaller transition layer via 有权
    互连结构具有较小的过渡层通孔

    公开(公告)号：US09553043B2

    公开(公告)日：2017-01-24

    申请号：US13438565

    申请日：2012-04-03

    申请人： Lee-Chung Lu ,  Wen-Hao Chen ,  Yuan-Te Hou ,  Fang-Yu Fan ,  Yu-Hsiang Kao ,  Dian-Hau Chen ,  Shyue-Shyh Lin ,  Chii-Ping Chen

    发明人： Lee-Chung Lu ,  Wen-Hao Chen ,  Yuan-Te Hou ,  Fang-Yu Fan ,  Yu-Hsiang Kao ,  Dian-Hau Chen ,  Shyue-Shyh Lin ,  Chii-Ping Chen

    IPC分类号： H01L23/522 ,  H01L23/528

    CPC分类号： H01L23/5226 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An interconnect structure including a bottom layer over a substrate, where the bottom layer includes at least one bottom layer line and at least one bottom layer via. The interconnect structure further includes a transition layer over the bottom layer, where the transition layer includes at least one transition layer line and at least one transition layer via. The interconnect structure further includes a top layer over the transition layer, where the top layer includes at least one top layer line and at least one top layer via. The at least one transition layer via has a cross sectional area at least 30% less than a cross sectional area of the at least one top layer via.

    摘要翻译： 一种互连结构，其包括在衬底上的底层，其中底层包括至少一个底层线和至少一个底层通孔。 互连结构还包括在底层上的过渡层，其中过渡层包括至少一个过渡层线和至少一个过渡层通孔。 互连结构还包括过渡层上的顶层，其中顶层包括至少一个顶层线和至少一个顶层通孔。 所述至少一个过渡层通孔具有比所述至少一个顶层通孔的横截面面积小至少30％的横截面面积。

    Semiconductor Devices and Methods of Manufacture Thereof
    2.
    发明申请
    Semiconductor Devices and Methods of Manufacture Thereof 有权
    半导体器件及其制造方法

    公开(公告)号：US20140001638A1

    公开(公告)日：2014-01-02

    申请号：US13540464

    申请日：2012-07-02

    申请人： Chung-Min Fu ,  Wen-Hao Chen ,  Dian-Hau Chen

    发明人： Chung-Min Fu ,  Wen-Hao Chen ,  Dian-Hau Chen

    IPC分类号： H01L23/50 ,  H01L21/306

    CPC分类号： H01L21/768 ,  H01L21/76816 ,  H01L23/5283 ,  H01L23/5286 ,  H01L23/538 ,  H01L2924/0002 ,  H01L2924/01079 ,  H01L2924/00

    摘要： Semiconductor devices and methods of manufacture thereof are disclosed. In one embodiment, a semiconductor device includes a workpiece and a plurality of first conductive lines disposed over the workpiece in a metallization layer. A plurality of second conductive lines is disposed over the workpiece in the metallization layer. The plurality of second conductive lines comprises a greater vertical height in a cross-sectional view of the workpiece than a vertical height of the plurality of first conductive lines.

    摘要翻译： 公开了半导体器件及其制造方法。 在一个实施例中，半导体器件包括工件和在金属化层中设置在工件上的多个第一导电线。 多个第二导线设置在金属化层中的工件上方。 多个第二导电线在工件的横截面视图中包括比多个第一导电线的垂直高度更大的垂直高度。

    MASK-SHIFT-AWARE RC EXTRACTION FOR DOUBLE PATTERNING DESIGN
    5.
    发明申请
    MASK-SHIFT-AWARE RC EXTRACTION FOR DOUBLE PATTERNING DESIGN 有权
    MASK-SHIFT-AWARE RC提取双重图案设计

    公开(公告)号：US20120052422A1

    公开(公告)日：2012-03-01

    申请号：US12872938

    申请日：2010-08-31

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    IPC分类号： G03C7/20

    CPC分类号： G03F1/70

    摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift.

    摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。