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    ENHANCING POWER-PERFORMANCE EFFICIENCY IN A COMPUTER SYSTEM
    2.
    发明申请
    ENHANCING POWER-PERFORMANCE EFFICIENCY IN A COMPUTER SYSTEM 有权
    在计算机系统中提高功率性能

    公开(公告)号：US20150370304A1

    公开(公告)日：2015-12-24

    申请号：US14313597

    申请日：2014-06-24

    申请人： HISHAM ABU SALAH ,  ELIEZER WEISSMANN ,  EFRAIM ROTEM ,  PAUL S. DIEFENBAUGH ,  JAY D. SCHWARTZ ,  SHARAD C. TRIPATHI

    发明人： HISHAM ABU SALAH ,  ELIEZER WEISSMANN ,  EFRAIM ROTEM ,  PAUL S. DIEFENBAUGH ,  JAY D. SCHWARTZ ,  SHARAD C. TRIPATHI

    IPC分类号： G06F1/32

    CPC分类号： G06F1/324 ,  G06F1/3206 ,  G06F1/3293 ,  Y02D10/126

    摘要： Techniques described above may enhance the power-performance efficiency of a processor, SoC, or a computing system. Embodiments described here allow an increase in frequency of the clock signal to a peak frequency value in response to detecting an occurrence of a burst of high activity within the low processor utilization periods. A power management unit may accumulate the budget during the low or idle processor utilization periods and the level of activity of the burst of high activity signal may be determined. The PMU may increase the frequency of the clock signal provided to the processing cores if the level of the burst of high activity exceeds a first threshold value and an accumulated budget value exceeds a second threshold value.

    摘要翻译： 上述技术可以提高处理器，SoC或计算系统的功率性能效率。 这里描述的实施例响应于在低处理器利用周期内检测到高活动突发的发生，允许将时钟信号的频率增加到峰值频率值。 功率管理单元可以在低或空闲处理器利用周期期间累积预算，并且可以确定高活动信号的突发的活动级别。 如果高活动突发级别超过第一阈值并且累积预算值超过第二阈值，则PMU可以增加提供给处理核心的时钟信号的频率。

    PACKAGE LEVEL POWER STATE OPTIMIZATION
    10.
    发明申请
    PACKAGE LEVEL POWER STATE OPTIMIZATION 有权
    封装级电源优化

    公开(公告)号：US20120079304A1

    公开(公告)日：2012-03-29

    申请号：US12890652

    申请日：2010-09-25

    申请人： Eliezer Weissmann ,  Alon Naveh ,  Nadav Shulman ,  Hisham Abu Salah ,  Dan Baum

    发明人： Eliezer Weissmann ,  Alon Naveh ,  Nadav Shulman ,  Hisham Abu Salah ,  Dan Baum

    IPC分类号： G06F1/32 ,  G06F12/08

    CPC分类号： G06F1/3203 ,  G06F12/0804 ,  G06F2212/1028 ,  Y02D10/13

    摘要： Methods and apparatus to optimize package level power state usage are described. In one embodiment, a processor control logic receives a request to enter a lower power consumption state (such as a package level deeper sleep state). The control logic determines the time difference or delta between a last entry into the lower power consumption state and the current time. The control logic then causes the flushing of a last level cache based on a comparison of the time difference and a threshold value corresponding to the lower power consumption state. Other embodiments are also claimed and disclosed.

    摘要翻译： 描述了优化封装级功率状态使用的方法和设备。 在一个实施例中，处理器控制逻辑接收到进入较低功耗状态（诸如封装级更深的睡眠状态）的请求。 控制逻辑确定进入较低功耗状态的最后一个入口与当前时间之间的时差或增量。 然后，控制逻辑基于时间差与对应于较低功耗状态的阈值的比较，引起最后一级高速缓冲存储器的刷新。 还要求和公开其它实施例。