公开(公告)号：US09977482B2

公开(公告)日：2018-05-22

申请号：US13992706

申请日：2011-12-21

申请人： Ankush Varma ,  Ian M. Steiner ,  Krishnakanth V. Sistla ,  Matthew M. Bace ,  Vivek Garg ,  Martin T. Rowland ,  Jeffrey S. Wilder

发明人： Ankush Varma ,  Ian M. Steiner ,  Krishnakanth V. Sistla ,  Matthew M. Bace ,  Vivek Garg ,  Martin T. Rowland ,  Jeffrey S. Wilder

IPC分类号： G06F1/32 ,  G06F13/38

CPC分类号： G06F1/324 ,  G06F13/382

摘要： An apparatus and method for managing a frequency of a computer processor. The apparatus includes a power control unit (PCU) to manage power in a computer processor. The PCU includes a data collection module to obtain transaction rate data from a plurality of communication ports in the computer processor and a frequency control logic module coupled to the data collection module, the frequency control logic to calculate a minimum processor interconnect frequency for the plurality of communication ports to handle traffic without significant added latency and to override the processor interconnect frequency to meet the calculated minimum processor interconnect frequency.

公开(公告)号：US09547027B2

公开(公告)日：2017-01-17

申请号：US13996266

申请日：2012-03-30

申请人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Vivek Garg ,  James S. Burns

发明人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Vivek Garg ,  James S. Burns

IPC分类号： G06F1/00 ,  G01R21/133 ,  G06F1/32 ,  G06F1/26

CPC分类号： G01R21/133 ,  G06F1/26 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/152 ,  Y02D10/172

摘要： In one embodiment, the present invention includes a processor having multiple cores to independently execute instructions, a first sensor to measure a first power consumption level of the processor based at least in part on events occurring on the cores, and a hybrid logic to combine the first power consumption level and a second power consumption level. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有多个核以独立执行指令的处理器，第一传感器至少部分地基于在核上发生的事件来测量处理器的第一功率消耗水平，以及混合逻辑， 第一功率消耗水平和第二功耗水平。 描述和要求保护其他实施例。

公开(公告)号：US09037840B2

公开(公告)日：2015-05-19

申请号：US13538546

申请日：2012-06-29

申请人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Chris Poirier ,  Eric J. Dehaemer ,  Avinash N. Ananthakrishnan ,  Jeremy J. Shrall ,  Xiuting C. Man ,  Stephen H. Gunther ,  Krishna K. Rangan ,  Devadatta V. Bodas ,  Don Soltis ,  Hang T. Nguyen ,  Cyprian W. Woo ,  Thi Dang

发明人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Chris Poirier ,  Eric J. Dehaemer ,  Avinash N. Ananthakrishnan ,  Jeremy J. Shrall ,  Xiuting C. Man ,  Stephen H. Gunther ,  Krishna K. Rangan ,  Devadatta V. Bodas ,  Don Soltis ,  Hang T. Nguyen ,  Cyprian W. Woo ,  Thi Dang

IPC分类号： G06F15/177 ,  G06F1/00 ,  G06F1/32 ,  G06F1/20

CPC分类号： G06F1/3243 ,  G06F1/206 ,  G06F1/28 ,  G06F1/3206 ,  Y02D10/152

摘要： An apparatus that includes a semiconductor chip having a processor and an on-die non-volatile storage resource is described. The on-die non volatile storage is to store different, appropriate performance related information for different configurations and/or usage cases of the processor for a same performance state of the processor.

摘要翻译： 描述了包括具有处理器和裸片上非易失性存储资源的半导体芯片的装置。 在线非易失性存储器是为处理器的相同性能状态存储用于处理器的不同配置和/或使用情况的不同的适当的性能相关信息。

公开(公告)号：US20140006761A1

公开(公告)日：2014-01-02

申请号：US13538546

申请日：2012-06-29

申请人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Chris Poirier ,  Eric J. Dehaemer ,  Avinash N. Ananthakrishnan ,  Jeremy J. Shrall ,  Xiuting C. Man ,  Stephen H. Gunther ,  Krishna K. Rangan ,  Devadatta V. Bodas ,  Don Soltis ,  Hang T. Nguyen ,  Cyprian W. Woo ,  Thi Dang

发明人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Chris Poirier ,  Eric J. Dehaemer ,  Avinash N. Ananthakrishnan ,  Jeremy J. Shrall ,  Xiuting C. Man ,  Stephen H. Gunther ,  Krishna K. Rangan ,  Devadatta V. Bodas ,  Don Soltis ,  Hang T. Nguyen ,  Cyprian W. Woo ,  Thi Dang

IPC分类号： G06F1/00 ,  G06F9/00

CPC分类号： G06F1/3243 ,  G06F1/206 ,  G06F1/28 ,  G06F1/3206 ,  Y02D10/152

摘要： An apparatus that includes a semiconductor chip having a processor and an on-die non-volatile storage resource is described. The on-die non volatile storage is to store different, appropriate performance related information for different configurations and/or usage cases of the processor for a same performance state of the processor.

摘要翻译： 描述了包括具有处理器和裸片上非易失性存储资源的半导体芯片的装置。 在线非易失性存储器是为处理器的相同性能状态存储用于处理器的不同配置和/或使用情况的不同的适当的性能相关信息。

公开(公告)号：US20120185706A1

公开(公告)日：2012-07-19

申请号：US13324932

申请日：2011-12-13

申请人： Krishnakanth V. Sistla ,  Martin T. Rowland ,  Cesar A. Quiroz ,  Joseph R. Doucette ,  Gopikrishna Jandhyala ,  Kai Cheng ,  Celeste M. Brown ,  Avinash N. Ananthakrishnan

发明人： Krishnakanth V. Sistla ,  Martin T. Rowland ,  Cesar A. Quiroz ,  Joseph R. Doucette ,  Gopikrishna Jandhyala ,  Kai Cheng ,  Celeste M. Brown ,  Avinash N. Ananthakrishnan

IPC分类号： G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/3206

摘要： An apparatus, method and system is described herein for dynamic power control of a power domain. A power limit over a time window is provided. And over a control loop period a power interface determines energy consumption of the power domain, intelligently budgets power among devices within the power domain based on the energy consumption, converts those budgets to performance maximums for the power domain, and limits performance of devices in the power domain to the performance maximums utilizing a running average power limit.

摘要翻译： 这里描述了用于动力域的动态功率控制的装置，方法和系统。 提供了一个时间窗口的功率限制。 在控制环路周期内，电源接口决定了电力领域的能源消耗，智能地根据能源消耗在电力领域的设备之间预算功率，将这些预算转换为电力域的性能最大值，并限制了电力领域的设备性能。 功率域使用运行平均功率限制来达到性能最大值。

公开(公告)号：US09606595B2

公开(公告)日：2017-03-28

申请号：US13994065

申请日：2011-12-30

申请人： Ankush Varma ,  Jeremy J. Shrall ,  Krishnakanth Venkata Sistla ,  Avinash N. Ananthakrishnan ,  Vivek Garg ,  Christopher A. Poirier, Sr. ,  Martin T. Rowland ,  Edward R. Stanford

发明人： Ankush Varma ,  Jeremy J. Shrall ,  Krishnakanth Venkata Sistla ,  Avinash N. Ananthakrishnan ,  Vivek Garg ,  Christopher A. Poirier, Sr. ,  Martin T. Rowland ,  Edward R. Stanford

IPC分类号： G06F1/26 ,  G06F1/32 ,  G06F11/30

CPC分类号： G06F1/26 ,  G06F1/32 ,  G06F1/3206 ,  G06F1/3293 ,  G06F1/3296 ,  G06F11/3024 ,  G06F11/3058

摘要： Dynamic runtime calibration of a processor with respect to a specific voltage regulator that powers the processor or a memory subsystem coupled to the processor can reduce or eliminate the need for guardbands in power management computations. The processor receives a current measurement from the voltage regulator and computes a calibration factor based on the measured value and a stored expected value. The calibration factor can be used in making power management decisions instead of adding the guardband to power readings. A manufacturer or distributor of the processor can compute the stored values with a controlled voltage supply that has a higher precision than typical commercial power supplies used in computing systems. The computed, stored values indicate the expected value, which can be used to determine a calibration factor relative to a voltage regulator of an active system.

公开(公告)号：US09158351B2

公开(公告)日：2015-10-13

申请号：US13976687

申请日：2012-03-29

申请人： Ankush Varma ,  Krishnakanth V. Sistla ,  Cesar A. Quiroz ,  Vivek Garg ,  Martin T. Rowland ,  Inder M. Sodhi ,  James S. Burns

发明人： Ankush Varma ,  Krishnakanth V. Sistla ,  Cesar A. Quiroz ,  Vivek Garg ,  Martin T. Rowland ,  Inder M. Sodhi ,  James S. Burns

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3287 ,  G06F1/26 ,  G06F1/324 ,  G06F1/3275 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/14 ,  Y02D10/172

摘要： A method and apparatus for dynamic power limit sharing among the modules in the platform. In one embodiment of the invention, the platform comprises a processor and memory modules. By expanding the power domain to include the processor and the memory modules, dynamic sharing of the power budget of the platform between the processor and the memory modules is enabled. For low-bandwidth workloads, the dynamic sharing of the power budget offers significant opportunity for the processor to increase its frequency by using the headroom in the memory power and vice versa. This enables higher peak performance for the same total platform power budget in one embodiment of the invention.

摘要翻译： 一种用于在平台中的模块之间动态功率限制共享的方法和装置。 在本发明的一个实施例中，平台包括处理器和存储器模块。 通过扩展功率域以包括处理器和存储器模块，能够在处理器和存储器模块之间动态共享平台的功率预算。 对于低带宽工作负载，功率预算的动态共享为处理器通过使用存储器电源中的余量增加频率提供了重要机会，反之亦然。 这在本发明的一个实施例中能够实现相同的总平台功率预算的更高峰值性能。

公开(公告)号：US09141166B2

公开(公告)日：2015-09-22

申请号：US13324932

申请日：2011-12-13

申请人： Krishnakanth V. Sistla ,  Martin T. Rowland ,  Cesar A. Quiroz ,  Joseph R. Doucette ,  Gopikrishna Jandhyala ,  Kai Cheng ,  Celeste M. Brown ,  Avinash N. Ananthakrishnan

发明人： Krishnakanth V. Sistla ,  Martin T. Rowland ,  Cesar A. Quiroz ,  Joseph R. Doucette ,  Gopikrishna Jandhyala ,  Kai Cheng ,  Celeste M. Brown ,  Avinash N. Ananthakrishnan

IPC分类号： G06F13/14 ,  G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3206

摘要： An apparatus, method and system is described herein for dynamic power control of a power domain. A power limit over a time window is provided. And over a control loop period a power interface determines energy consumption of the power domain, intelligently budgets power among devices within the power domain based on the energy consumption, converts those budgets to performance maximums for the power domain, and limits performance of devices in the power domain to the performance maximums utilizing a running average power limit.

摘要翻译： 这里描述了用于动力域的动态功率控制的装置，方法和系统。 提供了一个时间窗口的功率限制。 在控制环路周期内，电源接口决定了电力领域的能源消耗，智能地根据能源消耗在电力领域的设备之间预算功率，将这些预算转换为电力域的性能最大值，并限制了电力领域的设备性能。 功率域使用运行平均功率限制来达到性能最大值。

公开(公告)号：US20130179706A1

公开(公告)日：2013-07-11

申请号：US13782473

申请日：2013-03-01

申请人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

发明人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

IPC分类号： G06F1/26

CPC分类号： G06F1/3275 ,  G06F1/266 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234

摘要： In one embodiment, the present invention includes a processor having a core and a power controller to control power management features of the processor. The power controller can receive an energy performance bias (EPB) value from the core and access a power-performance tuning table based on the value. Using information from the table, at least one setting of a power management feature can be updated. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有核心的处理器和用于控制处理器的电源管理特征的功率控制器。 功率控制器可以从核心接收能量性能偏差（EPB）值，并根据该值访问功率性能调谐表。 使用表中的信息，可以更新电源管理功能的至少一个设置。 描述和要求保护其他实施例。

公开(公告)号：US20140195828A1

公开(公告)日：2014-07-10

申请号：US13996266

申请日：2012-03-30

申请人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Vivek Garg ,  James S. Burns

发明人： Ankush Varma ,  Krishnakanth V. Sistla ,  Martin T. Rowland ,  Vivek Garg ,  James S. Burns

IPC分类号： G01R21/133 ,  G06F1/32

CPC分类号： G01R21/133 ,  G06F1/26 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/152 ,  Y02D10/172

摘要： In one embodiment, the present invention includes a processor having multiple cores to independently execute instructions, a first sensor to measure a first power consumption level of the processor based at least in part on events occurring on the cores, and a hybrid logic to combine the first power consumption level and a second power consumption level. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有多个核以独立执行指令的处理器，第一传感器至少部分地基于在核上发生的事件来测量处理器的第一功率消耗水平，以及混合逻辑， 第一功率消耗水平和第二功耗水平。 描述和要求保护其他实施例。