公开(公告)号：US09098261B2

公开(公告)日：2015-08-04

申请号：US13326586

申请日：2011-12-15

申请人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

发明人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3275 ,  G06F1/266 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234

摘要： In one embodiment, the present invention includes a processor having a core and a power controller to control power management features of the processor. The power controller can receive an energy performance bias (EPB) value from the core and access a power-performance tuning table based on the value. Using information from the table, at least one setting of a power management feature can be updated. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有核心的处理器和用于控制处理器的电源管理特征的功率控制器。 功率控制器可以从核心接收能量性能偏差（EPB）值，并根据该值访问功率性能调谐表。 使用表中的信息，可以更新电源管理功能的至少一个设置。 描述和要求保护其他实施例。

公开(公告)号：US20130179706A1

公开(公告)日：2013-07-11

申请号：US13782473

申请日：2013-03-01

申请人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

发明人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

IPC分类号： G06F1/26

CPC分类号： G06F1/3275 ,  G06F1/266 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234

摘要： In one embodiment, the present invention includes a processor having a core and a power controller to control power management features of the processor. The power controller can receive an energy performance bias (EPB) value from the core and access a power-performance tuning table based on the value. Using information from the table, at least one setting of a power management feature can be updated. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有核心的处理器和用于控制处理器的电源管理特征的功率控制器。 功率控制器可以从核心接收能量性能偏差（EPB）值，并根据该值访问功率性能调谐表。 使用表中的信息，可以更新电源管理功能的至少一个设置。 描述和要求保护其他实施例。

公开(公告)号：US20120204042A1

公开(公告)日：2012-08-09

申请号：US13326586

申请日：2011-12-15

申请人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

发明人： Krishnakanth V. Sistla ,  Jeremy Shrall ,  Stephen H. Gunther ,  Efraim Rotem ,  Alon Naveh ,  Eliezer Weissmann ,  Anil Aggarwal ,  Martin T. Rowland ,  Ankush Varma ,  Ian M. Steiner ,  Matthew Bace ,  Avinash N. Ananthakrishnan ,  Jason Brandt

IPC分类号： G06F1/32 ,  G06F1/26

CPC分类号： G06F1/3275 ,  G06F1/266 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234

摘要： In one embodiment, the present invention includes a processor having a core and a power controller to control power management features of the processor. The power controller can receive an energy performance bias (EPB) value from the core and access a power-performance tuning table based on the value. Using information from the table, at least one setting of a power management feature can be updated. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有核心的处理器和用于控制处理器的电源管理特征的功率控制器。 功率控制器可以从核心接收能量性能偏差（EPB）值，并根据该值访问功率性能调谐表。 使用表中的信息，可以更新电源管理功能的至少一个设置。 描述和要求保护其他实施例。

公开(公告)号：US09075610B2

公开(公告)日：2015-07-07

申请号：US13327692

申请日：2011-12-15

申请人： Eliezer Weissmann ,  Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Alon Naveh ,  Hisham Abu Salah ,  Nadav Shulman

发明人： Eliezer Weissmann ,  Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Alon Naveh ,  Hisham Abu Salah ,  Nadav Shulman

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3243 ,  G06F1/3234 ,  Y02D10/152 ,  Y02D50/20

摘要： An apparatus, method and system is described herein for thread consolidation. Current processor utilization is determined. And consolidation opportunities are identified from the processor utilization and other exaction parameters, such as estimating a new utilization after consolidation, determining if power savings would occur based on the new utilization, and performing migration/consolidation of threads to a subset of active processing elements. Once the consolidation is performed, the non-subset processing elements that are now idle are powered down to save energy and provide an energy efficient execution environment.

摘要翻译： 这里描述了用于线程合并的装置，方法和系统。 当前的处理器利用率得到确定。 并且从处理器利用率和其他执行参数来识别合并机会，例如在合并之后估计新的利用率，确定基于新利用率是否能够节省能源，以及执行线程迁移/合并到活动处理元件的子集。 一旦执行整合，现在处于空闲状态的非子集处理元件被关闭以节省能量并提供节能的执行环境。

公开(公告)号：US09158693B2

公开(公告)日：2015-10-13

申请号：US13285465

申请日：2011-10-31

申请人： Avinash N. Ananthakrishnan ,  Efraim Rotem ,  Eliezer Weissmann ,  Doron Rajwan ,  Nadav Shulman ,  Alon Naveh ,  Hisham Abu-Salah

发明人： Avinash N. Ananthakrishnan ,  Efraim Rotem ,  Eliezer Weissmann ,  Doron Rajwan ,  Nadav Shulman ,  Alon Naveh ,  Hisham Abu-Salah

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F1/3275 ,  G06F1/28 ,  G06F1/3287 ,  G06F12/0802 ,  G06F12/084 ,  G06F12/0848 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/282 ,  G06F2212/502 ,  G06F2212/621 ,  Y02D10/13

摘要： In one embodiment, the present invention is directed to a processor having a plurality of cores and a cache memory coupled to the cores and including a plurality of partitions. The processor can further include a logic to dynamically vary a size of the cache memory based on a memory boundedness of a workload executed on at least one of the cores. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明涉及具有多个核心的处理器和耦合到核心并且包括多个分区的高速缓冲存储器。 处理器还可以包括基于在至少一个核上执行的工作负载的存储器有界性来动态地改变高速缓存存储器的大小的逻辑。 描述和要求保护其他实施例。

公开(公告)号：US20130173946A1

公开(公告)日：2013-07-04

申请号：US13340433

申请日：2011-12-29

申请人： Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Doron Rajwan ,  Eliezer Weissmann ,  Alon Naveh ,  James G. Hermerding, II ,  Riad Durr ,  Hisham Abu Salah

发明人： Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Doron Rajwan ,  Eliezer Weissmann ,  Alon Naveh ,  James G. Hermerding, II ,  Riad Durr ,  Hisham Abu Salah

IPC分类号： G06F1/26

CPC分类号： G06F1/3206 ,  G06F1/324 ,  G06F1/3287 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/171

摘要： Methods and apparatus relating to controlling power consumption through multiple power limits over multiple time intervals are described. In one embodiment, the level of power consumption by a computing device component (e.g., a processor or one of its processor cores) is modified based on a determined power limit value. The power limit value may be determined based on rolling power consumption averages over multiple time intervals and their comparison against multiple corresponding power limits. Other embodiments are also disclosed and claimed.

摘要翻译： 描述了通过多个时间间隔通过多个功率限制来控制功耗的方法和装置。 在一个实施例中，基于所确定的功率限制值来修改计算设备组件（例如，处理器或其处理器核心之一）的功率消耗水平。 功率极限值可以基于多个时间间隔上的滚动功率消耗平均值和它们与多个对应功率限制的比较来确定。 还公开并要求保护其他实施例。

公开(公告)号：US20120185709A1

公开(公告)日：2012-07-19

申请号：US13327692

申请日：2011-12-15

申请人： Eliezer Weissmann ,  Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Alon Naveh ,  Hisham Abu Salah ,  Nadav Shulman

发明人： Eliezer Weissmann ,  Efraim Rotem ,  Avinash N. Ananthakrishnan ,  Alon Naveh ,  Hisham Abu Salah ,  Nadav Shulman

IPC分类号： G06F1/32

CPC分类号： G06F1/3243 ,  G06F1/3234 ,  Y02D10/152 ,  Y02D50/20

摘要： An apparatus, method and system is described herein for thread consolidation. Current processor utilization is determined. And consolidation opportunities are identified from the processor utilization and other exaction parameters, such as estimating a new utilization after consolidation, determining if power savings would occur based on the new utilization, and performing migration/consolidation of threads to a subset of active processing elements. Once the consolidation is performed, the non-subset processing elements that are now idle are powered down to save energy and provide an energy efficient execution environment.

摘要翻译： 这里描述了用于线程合并的装置，方法和系统。 当前的处理器利用率得到确定。 并且从处理器利用率和其他执行参数来识别合并机会，例如在合并之后估计新的利用率，确定基于新利用率是否能够节省能源，以及执行线程迁移/合并到活动处理元件的子集。 一旦执行整合，现在处于空闲状态的非子集处理元件被关闭以节省能量并提供节能的执行环境。

公开(公告)号：US20140129808A1

公开(公告)日：2014-05-08

申请号：US13994142

申请日：2012-04-27

申请人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

发明人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/4856 ,  G06F9/5094 ,  G06F2209/5018 ,  Y02D10/22 ,  Y02D10/24 ,  Y02D10/32

摘要： In one embodiment, the present invention includes a multicore processor having first and second cores to independently execute instructions, the first core visible to an operating system (OS) and the second core transparent to the OS and heterogeneous from the first core. A task controller, which may be included in or coupled to the multicore processor, can cause dynamic migration of a first process scheduled by the OS to the first core to the second core transparently to the OS. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有第一和第二核心以独立执行指令的多核处理器，操作系统（OS）可见的第一核心和对OS可透明的第二核心，并且与第一核心不同。 可以包括在多核处理器中或耦合到多核处理器的任务控制器可以使由OS所安排的第一进程到OS的第一核心到第二核心的动态迁移到第二核心。 描述和要求保护其他实施例。

公开(公告)号：US10185566B2

公开(公告)日：2019-01-22

申请号：US13994142

申请日：2012-04-27

申请人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

发明人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

IPC分类号： G06F9/30 ,  G06F9/48 ,  G06F9/50

摘要： In one embodiment, the present invention includes a multicore processor having first and second cores to independently execute instructions, the first core visible to an operating system (OS) and the second core transparent to the OS and heterogeneous from the first core. A task controller, which may be included in or coupled to the multicore processor, can cause dynamic migration of a first process scheduled by the OS to the first core to the second core transparently to the OS. Other embodiments are described and claimed.

公开(公告)号：US09720730B2

公开(公告)日：2017-08-01

申请号：US13995994

申请日：2011-12-30

申请人： Boris Ginzburg ,  Ilya Osadchiy ,  Ronny Ronen ,  Eliezer Weissmann ,  Michael Mishaeli ,  Alon Naveh ,  David A. Koufaty ,  Scott D. Hahn ,  Tong Li ,  Avi Mendleson ,  Eugene Gorbatov ,  Hisham Abu-Salah ,  Dheeraj R. Subbareddy ,  Paolo Narvaez ,  Aamer Jaleel ,  Efraim Rotem ,  Yuval Yosef ,  Anil Aggarwal ,  Kenzo Van Craeynest

发明人： Boris Ginzburg ,  Ilya Osadchiy ,  Ronny Ronen ,  Eliezer Weissmann ,  Michael Mishaeli ,  Alon Naveh ,  David A. Koufaty ,  Scott D. Hahn ,  Tong Li ,  Avi Mendleson ,  Eugene Gorbatov ,  Hisham Abu-Salah ,  Dheeraj R. Subbareddy ,  Paolo Narvaez ,  Aamer Jaleel ,  Efraim Rotem ,  Yuval Yosef ,  Anil Aggarwal ,  Kenzo Van Craeynest

IPC分类号： G06F9/46 ,  G06F9/50 ,  G06F9/48 ,  G06F9/30 ,  G06F15/78

CPC分类号： G06F9/4881 ,  G06F9/30101 ,  G06F9/4856 ,  G06F15/7807 ,  Y02D10/12 ,  Y02D10/13 ,  Y02D10/24 ,  Y02D10/32

摘要： In one embodiment, the present invention includes a multicore processor with first and second groups of cores. The second group can be of a different instruction set architecture (ISA) than the first group or of the same ISA set but having different power and performance support level, and is transparent to an operating system (OS). The processor further includes a migration unit that handles migration requests for a number of different scenarios and causes a context switch to dynamically migrate a process from the second core to a first core of the first group. This dynamic hardware-based context switch can be transparent to the OS. Other embodiments are described and claimed.