公开(公告)号：US09563254B2

公开(公告)日：2017-02-07

申请号：US13335635

申请日：2011-12-22

申请人： Ryan D. Wells ,  Sanjeev Jahagirdar ,  Inder Sodhi ,  Jeremy Shrall ,  Stephen H. Gunther

发明人： Ryan D. Wells ,  Sanjeev Jahagirdar ,  Inder Sodhi ,  Jeremy Shrall ,  Stephen H. Gunther

IPC分类号： G06F1/00 ,  G06F1/32 ,  G06F1/26

CPC分类号： G06F1/324 ,  G06F1/26 ,  G06F1/3206 ,  Y02D10/126

摘要： According to one embodiment of the invention, an integrated circuit device at least one compute engine and a control unit. Coupled to the compute engine(s), the control unit is adapted to dynamically control an energy-efficient operating setting of at least one power management parameter for the integrated circuit device after execution of Basic Input/Output System (BIOS) has already completed.

摘要翻译： 根据本发明的一个实施例，集成电路装置至少包括一个计算引擎和一个控制单元。 耦合到计算引擎，控制单元适于在执行基本输入/输出系统（BIOS）已经完成之后动态地控制用于集成电路设备的至少一个功率管理参数的节能操作设置。

公开(公告)号：US20160098075A1

公开(公告)日：2016-04-07

申请号：US14966708

申请日：2015-12-11

申请人： Sanjeev Jahagirdar ,  Varghese George ,  John B. Conrad ,  Robert Milstrey ,  Stephen A. Fischer ,  Alon Naveh ,  Shai Rotem

发明人： Sanjeev Jahagirdar ,  Varghese George ,  John B. Conrad ,  Robert Milstrey ,  Stephen A. Fischer ,  Alon Naveh ,  Shai Rotem

IPC分类号： G06F1/32 ,  G06F12/08

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3246 ,  G06F1/3275 ,  G06F1/3293 ,  G06F1/3296 ,  G06F9/4418 ,  G06F11/1441 ,  G06F12/084 ,  G06F12/0875 ,  G06F2212/281 ,  G06F2212/305 ,  G06F2212/314 ,  G11C7/1072 ,  Y02B70/123 ,  Y02B70/126 ,  Y02B70/32 ,  Y02D10/152 ,  Y02D10/172 ,  Y02D50/20 ,  Y02P80/11 ,  Y10T307/305 ,  Y10T307/406 ,  Y10T307/582 ,  Y10T307/826

摘要： Embodiments of the invention relate to a method and apparatus for a zero voltage processor sleep state. A processor may include a dedicated cache memory. A voltage regulator may be coupled to the processor to provide an operating voltage to the processor. During a transition to a zero voltage power management state for the processor, the operational voltage applied to the processor by the voltage regulator may be reduced to approximately zero and the state variables associated with the processor may be saved to the dedicated cache memory.

公开(公告)号：US20140281616A1

公开(公告)日：2014-09-18

申请号：US13799524

申请日：2013-03-13

申请人： Douglas Moran ,  Achmed Rumi Zahir ,  William Knolla ,  Hartej Singh ,  Vasudev Vasu Bibikar ,  Sanjeev Jahagirdar ,  Michael Klinglesmith ,  Irwin Vaz ,  Varghese George

发明人： Douglas Moran ,  Achmed Rumi Zahir ,  William Knolla ,  Hartej Singh ,  Vasudev Vasu Bibikar ,  Sanjeev Jahagirdar ,  Michael Klinglesmith ,  Irwin Vaz ,  Varghese George

IPC分类号： G06F1/32

CPC分类号： G06F1/3234 ,  G06F1/3243 ,  G06F1/3287 ,  Y02D10/152 ,  Y02D10/171 ,  Y02D50/20

摘要： In an embodiment, a processor includes at least one functional block and a central power controller. The at least one functional block may include at least one block component and block power logic. The block power logic may be to: receive a first request to initiate a first reduced power mode in the at least one functional block, and in response to the first request, send a notification signal to a central power controller. The central power controller may be to, in response to the notification signal: store a first state of the at least one functional block, and initiate the first reduced power mode in the at least one functional block. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括至少一个功能块和中央功率控制器。 至少一个功能块可以包括至少一个块组件和块功率逻辑。 块功率逻辑可以是：接收在所述至少一个功能块中发起第一降低功率模式的第一请求，并且响应于所述第一请求，向中央功率控制器发送通知信号。 中央功率控制器可以响应于通知信号：存储至少一个功能块的第一状态，并且启动至少一个功能块中的第一降低功率模式。 描述和要求保护其他实施例。

公开(公告)号：US08131989B2

公开(公告)日：2012-03-06

申请号：US12081204

申请日：2008-04-11

申请人： Stephen Anthony Fischer ,  Varghese George ,  Sanjeev Jahagirdar ,  Stephen H. Gunther

发明人： Stephen Anthony Fischer ,  Varghese George ,  Sanjeev Jahagirdar ,  Stephen H. Gunther

IPC分类号： G06F1/24

CPC分类号： G06F21/57 ,  G06F1/324 ,  G06F1/3296 ,  G06F21/575 ,  G06F21/70 ,  G06F21/81 ,  G06F2221/2101 ,  Y02D10/126

摘要： A system and method is provided for establishing safe processor operating points. Some embodiments may include a tamper resistant storage element that stores information regarding one or more operating points of an adjustable processor operating parameter. Some embodiments may further include an element to determine what the current processor operating point is of the operating parameter, and an element to compare the current operating point of the operating parameter with the stored information.

摘要翻译： 提供了一种用于建立安全处理器工作点的系统和方法。 一些实施例可以包括防篡改存储元件，其存储关于可调节处理器操作参数的一个或多个操作点的信息。 一些实施例可以进一步包括用于确定当前处理器工作点是操作参数的元件，以及将操作参数的当前操作点与存储的信息进行比较的元件。

公开(公告)号：US08122270B2

公开(公告)日：2012-02-21

申请号：US12286190

申请日：2008-09-29

申请人： Jose Allarey ,  Sanjeev Jahagirdar ,  Ivan Herrera

发明人： Jose Allarey ,  Sanjeev Jahagirdar ,  Ivan Herrera

IPC分类号： G06F1/00

CPC分类号： G06F1/08 ,  G06F1/30

摘要： A processor, system, and method are disclosed. In an embodiment, the processor includes a first site and a second site. There is a link to transmit a voltage stabilization signal from the second site to the first site. In the first site voltage correction logic can dynamically modify a voltage supplied to the first site and second site. In the second site there is logic to assert the voltage stabilization signal. After asserting the voltage stabilization signal, the second site is granted at least a window of time in which the supplied voltage to the second site does not change.

摘要翻译： 公开了一种处理器，系统和方法。 在一个实施例中，处理器包括第一站点和第二站点。 存在将第二站点传送到第一站点的电压稳定信号的链路。 在第一站点电压校正逻辑可以动态地修改提供给第一站点和第二站点的电压。 在第二个站点有逻辑来表示电压稳定信号。 在确定电压稳定信号之后，第二站点被授予至少一个时间窗口，其中提供给第二站点的电压不改变。

公开(公告)号：US08028181B2

公开(公告)日：2011-09-27

申请号：US12284303

申请日：2008-09-19

申请人： Sanjeev Jahagirdar ,  Edward Gamsaragan ,  Scott E. Siers

发明人： Sanjeev Jahagirdar ,  Edward Gamsaragan ,  Scott E. Siers

IPC分类号： G06F1/00

CPC分类号： G06F1/3203 ,  G06F1/3296 ,  Y02D10/172

摘要： A method, device, and system are disclosed. In one embodiment the method includes supplying a processor with a first voltage. The method also includes allowing the processor to function within an enhanced processor halt state at the first voltage. The first voltage is a voltage below the lowest compatible voltage for the enhanced processor halt state. The method allows the processor to execute instructions upon waking from the enhanced processor halt state at the first voltage by throttling a maximum throughput rate of instructions being executed in the processor.

摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括向处理器提供第一电压。 该方法还包括允许处理器在第一电压下在增强的处理器停止状态下起作用。 第一电压是低于用于增强的处理器停止状态的最低兼容电压的电压。 该方法允许处理器在通过在处理器中执行的指令的最大吞吐速率从第一电压处的增强型处理器停止状态唤醒时执行指令。

公开(公告)号：US20110231681A1

公开(公告)日：2011-09-22

申请号：US13149873

申请日：2011-05-31

申请人： Jose Allarey ,  Sanjeev Jahagirdar

发明人： Jose Allarey ,  Sanjeev Jahagirdar

IPC分类号： G06F1/26

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3246 ,  G06F1/3275 ,  G06F1/3293 ,  G06F1/3296 ,  G06F9/4418 ,  G06F11/1441 ,  G06F12/084 ,  G06F12/0875 ,  G06F2212/281 ,  G06F2212/305 ,  G06F2212/314 ,  G11C7/1072 ,  Y02B70/123 ,  Y02B70/126 ,  Y02B70/32 ,  Y02D10/152 ,  Y02D10/172 ,  Y02D50/20 ,  Y02P80/11 ,  Y10T307/305 ,  Y10T307/406 ,  Y10T307/582 ,  Y10T307/826

摘要： Embodiments of the invention relate to a method and apparatus for a zero voltage processor sleep state. A voltage regulator may be coupled to a processor to provide an operating voltage to the processor. During a transition to a zero voltage power management state for the processor, the operational voltage applied to the processor by the voltage regulator may be reduced to approximately zero while an external voltage is continuously applied to a portion of the processor to save state variables of the processor during the zero voltage management power state.

摘要翻译： 本发明的实施例涉及一种用于零电压处理器睡眠状态的方法和装置。 电压调节器可以耦合到处理器以向处理器提供工作电压。 在向处理器转换到零电压电源管理状态期间，由电压调节器施加到处理器的工作电压可以减小到大约为零，同时外部电压被持续地施加到处理器的一部分以保存处理器的状态变量 处理器在零电压管理电源状态。

公开(公告)号：US20100146311A1

公开(公告)日：2010-06-10

申请号：US12706631

申请日：2010-02-16

申请人： Sanjeev Jahagirdar ,  Varghese George ,  John B. Conrad ,  Robert Milstrey ,  Stephen A. Fischer ,  Alon Naveh ,  Shai Rotem

发明人： Sanjeev Jahagirdar ,  Varghese George ,  John B. Conrad ,  Robert Milstrey ,  Stephen A. Fischer ,  Alon Naveh ,  Shai Rotem

IPC分类号： G06F1/00

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3246 ,  G06F1/3275 ,  G06F1/3293 ,  G06F1/3296 ,  G06F9/4418 ,  G06F11/1441 ,  G06F12/084 ,  G06F12/0875 ,  G06F2212/281 ,  G06F2212/305 ,  G06F2212/314 ,  G11C7/1072 ,  Y02B70/123 ,  Y02B70/126 ,  Y02B70/32 ,  Y02D10/152 ,  Y02D10/172 ,  Y02D50/20 ,  Y02P80/11 ,  Y10T307/305 ,  Y10T307/406 ,  Y10T307/582 ,  Y10T307/826

摘要： Embodiments of the invention relate to a method and apparatus for a zero voltage processor sleep state. A processor may include a dedicated cache memory. A voltage regulator may be coupled to the processor to provide an operating voltage to the processor. During a transition to a zero voltage power management state for the processor, the operational voltage applied to the processor by the voltage regulator may be reduced to approximately zero and the state variables associated with the processor may be saved to the dedicated cache memory.

摘要翻译： 本发明的实施例涉及一种用于零电压处理器睡眠状态的方法和装置。 处理器可以包括专用高速缓存存储器。 电压调节器可以耦合到处理器以向处理器提供工作电压。 在处理器转换到零电压电源管理状态期间，电压调节器施加到处理器的工作电压可以减小到大约零，并且与处理器相关联的状态变量可以被保存到专用高速缓冲存储器。

公开(公告)号：US20100077232A1

公开(公告)日：2010-03-25

申请号：US12284303

申请日：2008-09-19

申请人： Sanjeev Jahagirdar ,  Edward Gamsaragan ,  Scott E. Siers

发明人： Sanjeev Jahagirdar ,  Edward Gamsaragan ,  Scott E. Siers

IPC分类号： G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/3296 ,  Y02D10/172

摘要： A method, device, and system are disclosed. In one embodiment the method includes supplying a processor with a first voltage. The method also includes allowing the processor to function within an enhanced processor halt state at the first voltage. The first voltage is a voltage below the lowest compatible voltage for the enhanced processor halt state. The method allows the processor to execute instructions upon waking from the enhanced processor halt state at the first voltage by throttling a maximum throughput rate of instructions being executed in the processor.

摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括向处理器提供第一电压。 该方法还包括允许处理器在第一电压下在增强的处理器停止状态下起作用。 第一电压是低于用于增强的处理器停止状态的最低兼容电压的电压。 该方法允许处理器在通过在处理器中执行的指令的最大吞吐速率从第一电压处的增强型处理器停止状态唤醒时执行指令。

公开(公告)号：US07299370B2

公开(公告)日：2007-11-20

申请号：US10459011

申请日：2003-06-10

申请人： Varghese George ,  Mark A. Newman ,  Sanjeev Jahagirdar ,  Inder M. Sodhi ,  Tanjeer R. Khondker ,  Mathew B. Nazareth ,  John B. Conrad

发明人： Varghese George ,  Mark A. Newman ,  Sanjeev Jahagirdar ,  Inder M. Sodhi ,  Tanjeer R. Khondker ,  Mathew B. Nazareth ,  John B. Conrad

IPC分类号： G01R23/02

CPC分类号： G06F1/3237 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/128 ,  Y02D10/152 ,  Y02D10/172 ,  Y02D50/20

摘要： A method and apparatus automatically transferring to an enhanced low-power state of a processor is disclosed. In one embodiment, either all or a portion of a processor core clock distribution grid may be powered down in these enhanced low-power states. In one embodiment, the processor may operate in a reduced power supply voltage and operate at a reduced frequency during these enhanced low-power states. In one embodiment, a portion of the clock distribution grid may be left on to support snoop operations at a reduced frequency.

摘要翻译： 公开了一种自动转移到处理器的增强型低功率状态的方法和装置。 在一个实施例中，处理器核心时钟分配网格的全部或一部分可以在这些增强的低功率状态中掉电。 在一个实施例中，处理器可以以降低的电源电压工作，并且在这些增强的低功率状态期间以降低的频率工作。 在一个实施例中，可以保留时钟分配网格的一部分以便以降低的频率来支持窥探操作。