公开(公告)号：US08450823B2

公开(公告)日：2013-05-28

申请号：US13119370

申请日：2009-09-12

申请人： Erwin Hijzen ,  Magali Lambert

发明人： Erwin Hijzen ,  Magali Lambert

IPC分类号： H01L31/0232 ,  H01L21/00

CPC分类号： G01J3/02 ,  G01J3/021 ,  G01J3/0259 ,  G01J3/18 ,  G01J3/2803

摘要： Disclosed is an integrated circuit (100) comprising a substrate (110) carrying a plurality of light-sensitive elements (112) and a blazed grating (120) comprising a plurality of diffractive elements (122) for diffracting respective spectral components (123-125) of incident light (150) to respective light-sensitive elements (112), the blazed grating (120) comprising a stack of layers, at least some of these layers comprising first portions, e.g. metal portions (202, 222, 242) arranged such that each diffractive element (122) comprises a stepped profile of stacked first portions with a first portion in a higher layer laterally extending beyond a first portion in a lower layer of said stepped profile.

摘要翻译： 公开了一种集成电路（100），其包括承载多个光敏元件（112）的基板（110）和包括用于衍射各个光谱分量（123-125）的多个衍射元件（122）的闪耀光栅（120） 入射光（150）的各个光敏元件（112），所述闪耀光栅（120）包括一叠层，这些层中的至少一些包括第一部分，例如 金属部分（202,222,242）被布置成使得每个衍射元件（122）包括层叠的第一部分的阶梯轮廓，其中较高层中的第一部分横向延伸超过所述阶梯轮廓的下层中的第一部分。

公开(公告)号：US20110169120A1

公开(公告)日：2011-07-14

申请号：US13119370

申请日：2009-09-12

申请人： Erwin Hijzen ,  Magali Lambert

发明人： Erwin Hijzen ,  Magali Lambert

IPC分类号： H01L31/0232 ,  H01L31/18

CPC分类号： G01J3/02 ,  G01J3/021 ,  G01J3/0259 ,  G01J3/18 ,  G01J3/2803

摘要： Disclosed is an integrated circuit (100) comprising a substrate (110) carrying a plurality of light-sensitive elements (112) and a blazed grating (120) comprising a plurality of diffractive elements (122) for diffracting respective spectral components (123-125) of incident light (150) to respective light-sensitive elements (112), the blazed grating (120) comprising a stack of layers, at least some of these layers comprising first portions, e.g. metal portions (202, 222, 242) arranged such that each diffractive element (122) comprises a stepped profile of stacked first portions with a first portion in a higher layer laterally extending beyond a first portion in a lower layer of said stepped profile.

摘要翻译： 公开了一种集成电路（100），其包括承载多个光敏元件（112）的基板（110）和包括用于衍射各个光谱分量（123-125）的多个衍射元件（122）的闪耀光栅（120） 入射光（150）的各个光敏元件（112），所述闪耀光栅（120）包括一叠层，这些层中的至少一些包括第一部分，例如 金属部分（202,222,242）被布置成使得每个衍射元件（122）包括层叠的第一部分的阶梯轮廓，其中较高层中的第一部分横向延伸超过所述阶梯轮廓的下层中的第一部分。

公开(公告)号：US08476675B2

公开(公告)日：2013-07-02

申请号：US12918524

申请日：2009-02-26

申请人： Philippe Meunier-Beillard ,  Johannes J. T. M. Donkers ,  Erwin Hijzen

发明人： Philippe Meunier-Beillard ,  Johannes J. T. M. Donkers ,  Erwin Hijzen

IPC分类号： H01L29/66

CPC分类号： H01L21/8249 ,  H01L27/0623 ,  H01L29/0649 ,  H01L29/0821 ,  H01L29/1004 ,  H01L29/165 ,  H01L29/42304 ,  H01L29/456 ,  H01L29/66242 ,  H01L29/7378

摘要： A semiconductor device (10) comprising a bipolar transistor and a field 5 effect transistor within a semiconductor body (1) comprising a projecting mesa (5) within which are at least a portion of a collector region (22c and 22d) and a base region (33c) of the bipolar transistor. The bipolar transistor is provided with an insulating cavity (92b) provided in the collector region (22c and 22d). The insulating cavity (92b) may be provided by providing a layer (33a) in the collector region (22c), creating an access path, for example by selectively etching polysilicon towards monocrystalline, and removing a portion of the layer (33a) to provide the cavity using the access path. The layer (33a) provided in the collector region may be of SiGe:C. By blocking diffusion from the base region the insulating cavity (92b) provides a reduction in the base collector capacitance and can be described as defining the base contact.

摘要翻译： 一种半导体器件（10），包括在半导体本体（1）内的双极晶体管和场效应晶体管，包括突出的台面（5），其中集电极区域（22c和22d）的至少一部分和基极区域 （33c）。 双极晶体管设置有设置在集电区域（22c和22d）中的绝缘腔（92b）。 可以通过在集电极区域（22c）中设置层（33a）来提供绝缘腔（92b），从而产生存取路径，例如通过选择性地将多晶硅蚀刻成单晶，并去除层（33a）的一部分以提供 使用进入路径的空腔。 设置在集电区域中的层（33a）可以是SiGe：C。 通过阻挡从基极区域的扩散，绝缘腔（92b）提供基极集电极电容的减小，并且可以被描述为限定基极接触。

公开(公告)号：US07939416B2

公开(公告)日：2011-05-10

申请号：US12935924

申请日：2009-03-30

申请人： Sebastien Nuttinck ,  Erwin Hijzen ,  Johannes J. T. M. Donkers ,  Guillaume L. R. Boccardi

发明人： Sebastien Nuttinck ,  Erwin Hijzen ,  Johannes J. T. M. Donkers ,  Guillaume L. R. Boccardi

IPC分类号： H01L21/8222

CPC分类号： H01L29/66242 ,  H01L21/8249 ,  H01L29/0634 ,  H01L29/0692 ,  H01L29/66287 ,  H01L29/66795 ,  H01L29/732 ,  H01L29/7371

摘要： A method of manufacturing a bipolar transistor is compatible with FinFET processing. A collector region (18) is formed and patterned, base contact regions (26) formed on either side, and a gap formed between the base contact region. A base (28), spacers (30) and an emitter (32) are formed in the gap.

摘要翻译： 制造双极晶体管的方法与FinFET处理兼容。 形成集电极区域（18）并构图，形成在两侧的基极接触区域（26）和形成在基极接触区域之间的间隙。 在间隙中形成基座（28），间隔件（30）和发射极（32）。

公开(公告)号：US07867864B2

公开(公告)日：2011-01-11

申请号：US12160210

申请日：2007-01-04

申请人： Sebastien Nuttinck ,  Giberto Curatola ,  Erwin Hijzen ,  Philippe Meunier-Beillard

发明人： Sebastien Nuttinck ,  Giberto Curatola ,  Erwin Hijzen ,  Philippe Meunier-Beillard

IPC分类号： H01L21/336

CPC分类号： H01L29/0653 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/0262 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834

摘要： The invention relates to a method of manufacturing a semiconductor device comprising a field effect transistor, in which method a semiconductor body of silicon with a substrate is provided at a surface thereof with a source region and a drain region of a first conductivity type which are situated above a buried isolation region and with a channel region, between the source and drain regions, of a second conductivity type, opposite to the first conductivity type, and with a gate region separated from the surface of the semiconductor body by a gate dielectric and situated above the channel region, wherein a mesa is formed in the semiconductor body in which the channel region is formed and wherein the source and drain regions are formed on both sides of the mesa in a semiconductor region that is formed using epitaxial growth, the source and drain regions thereby contacting the channel region.

摘要翻译： 本发明涉及一种制造半导体器件的方法，该半导体器件包括场效应晶体管，其中在其表面上提供具有衬底的硅半导体本体，其具有位于第一导电类型的源区和漏区 位于源极和漏极区之间的与第一导电类型相反的第二导电类型的沟道区，以及通过栅极电介质与半导体本体的表面分离的栅极区，位于 在沟道区域的上方，其中在形成沟道区的半导体本体中形成台面，并且其中源极和漏极区域形成在使用外延生长形成的半导体区域中的台面的两侧，源极和漏极区域 漏区，从而接触沟道区。

公开(公告)号：US20100289022A1

公开(公告)日：2010-11-18

申请号：US12094303

申请日：2006-10-29

申请人： Joost Melai ,  Erwin Hijzen ,  Philippe Meunier-Beillard ,  Johannes J.T.M. Donkers

发明人： Joost Melai ,  Erwin Hijzen ,  Philippe Meunier-Beillard ,  Johannes J.T.M. Donkers

IPC分类号： H01L29/73 ,  H01L21/331 ,  H01L29/02

CPC分类号： H01L29/66242 ,  H01L29/66287

摘要： The invention relates to a method of manufacturing a semiconductor device (10) with a substrate (11) and a semiconductor body (12) which is provided with at least one bipolar transistor having an emitter region (1), a base region (2) and a collector region (3), wherein in the semiconductor body (12) a first semiconductor region (13) is formed that forms one (3) of the collector and emitter regions (1,3) and on the surface of the semiconductor body (12) a stack of layers is formed comprising a first insulating layer (4), a polycrystalline semiconductor layer (5) and a second insulating layer (6) in which stack an opening (7) is formed, after which by non-selective epitaxial growth a further semiconductor layer (22) is deposited of which a monocrystalline horizontal part on the bottom of the opening (7) forms the base region (2) and of which a polycrystalline vertical part (2A) on a side face of the opening (7) is connected to the polycrystalline semiconductor layer (5), after which spacers (S) are formed parallel to the side face of the opening (7) and a second semiconductor region (31) is formed between said spacers (S) forming the other one (1) of the emitter and collector regions (1,3). According to the invention the above method is characterized in that before the further semiconductor layer (22) is deposited, the second insulating layer (6) is provided with an end portion (6A) that viewed in projection overhangs an end portion (5A) of the underlying semiconductor layer (5). In this way bipolar transistor devices can be obtained with good high frequency properties in a cost effective manner.

摘要翻译： 本发明涉及一种制造半导体器件（10）的方法，所述半导体器件（10）具有衬底（11）和半导体本体（12），所述半导体器件（12）具有至少一个具有发射极区域（1），基极区域（2） 和集电极区域（3），其中在所述半导体本体（12）中形成第一半导体区域（13），所述第一半导体区域形成所述集电极和发射极区域（1,3）中的一个（3）并且在所述半导体主体 （12）形成一叠层，其包括形成有开口（7）的第一绝缘层（4），多晶半导体层（5）和第二绝缘层（6），之后通过非选择性 外延生长沉积另外的半导体层（22），其中开口（7）的底部上的单晶水平部分形成基部区域（2），并且在该开口的侧面上具有多晶垂直部分（2A） （7）连接到多晶半导体层（5），之后是间隔 （S）形成为平行于开口（7）的侧面，并且在形成发射极和集电极区域（1,3）的另一个（1）的所述间隔物（S）之间形成第二半导体区域（31） ）。 根据本发明，上述方法的特征在于，在沉积另外的半导体层（22）之前，第二绝缘层（6）设置有端部（6A），其从突出部分观察到突出部分 底层半导体层（5）。 以这种方式，可以以成本有效的方式获得具有良好高频特性的双极晶体管器件。

公开(公告)号：US20100068863A1

公开(公告)日：2010-03-18

申请号：US12306653

申请日：2007-06-12

申请人： Erwin Hijzen

发明人： Erwin Hijzen

IPC分类号： H01L21/331

CPC分类号： H01L29/66287 ,  H01L29/66242

摘要： The invention relates to a method of manufacturing a semiconductor device (10) comprising a substrate (12) and a silicon semiconductor body (11) and comprising a bipolar transistor with an emitter region (1) of a first conductivity type, a base region (2) of a second conductivity type opposite to the first conductivity type, and a collector region (3) of the first conductivity type, on the surface of the semiconductor body (11) in which the collector region (3) is formed at least an epitaxial semiconductor layer (20,21,22) being deposited in which the base region (2) is formed, on top of this an etch stop layer (15) being deposited on which a silicon low-crystalline semiconductor layer (24) is deposited in which a connection zone of the base region (2) is formed and in which at the location of an emitter region (1) to be formed an opening (7) is provided running up to the etch stop layer (15), a portion of the etch stop layer (15) covering the opening (7) being removed by means of etching and also an adjoining portion of the etch stop layer (15), a hollow being created underneath the silicon low-crystalline semiconductor layer (24) adjoining and connected the opening (7), whereinafter a high-crystalline semiconductor layer (5) is formed within the hollow. In a method according to the invention the formation of the high-crystalline semiconductor layer (5) is carried out in such a way that a part of the surface of the semiconductor body (11) adjoining the opening (7) is kept free from the high-crystalline semiconductor layer (5). In this way a high-quality device (10) is obtained in easy manner. The relevant surface is kept free using a cover layer (6) or in a preferred manner even without the use of such a layer.

摘要翻译： 本发明涉及一种制造半导体器件（10）的方法，该半导体器件（10）包括衬底（12）和硅半导体本体（11），并且包括具有第一导电类型的发射极区域（1），基极区域 2）与第一导电类型相反的第二导电类型和第一导电类型的集电极区域（3），其中集电区域（3）至少形成在半导体本体（11）的表面上， 外延半导体层（20,21,22）被沉积在其中形成有基极区域（2）的上方，沉积有沉积有硅低温半导体层（24）的蚀刻停止层（15） 在其中形成基部区域（2）的连接区域，并且其中在要形成开口（7）的发射极区域（1）的位置处设置有延伸到蚀刻停止层（15）的部分 通过蚀刻去除覆盖开口（7）的蚀刻停止层（15） 以及蚀刻停止层（15）的相邻部分，在邻接和连接开口（7）的硅低温半导体层（24）下方形成中空，其后，高结晶半导体层（5）为 形成在空心中。 在根据本发明的方法中，高结晶半导体层（5）的形成是这样一种方式进行的：半导体本体（11）的与开口（7）相邻的表面的一部分保持与 高结晶半导体层（5）。 以这种方式，以容易的方式获得了高质量的装置（10）。 使用覆盖层（6）或以优选的方式即使不使用这种层也可以使相关表面保持自由。

公开(公告)号：US20070228496A1

公开(公告)日：2007-10-04

申请号：US11574334

申请日：2005-09-01

申请人： Christelle Rochefort ,  Erwin Hijzen ,  Phillippe Meunier-Beillard

发明人： Christelle Rochefort ,  Erwin Hijzen ,  Phillippe Meunier-Beillard

IPC分类号： H01L29/78

CPC分类号： H01L29/7802 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/66712 ,  H01L29/7813

摘要： A vertical semiconductor device, for example a trench-gate MOSFET power transistor (1), has a drift region (12) of one conductivity type containing spaced vertical columns (30) of the opposite conductivity type for charge compensation increase of the device breakdown voltage. Insulating material (31) is provided on the sidewalls only of trenches (20) in the drift region (12) and the opposite conductivity type material is epitaxially grown from the bottom of the trenches (20). The presence of the sidewall insulating material (31) reduces the possibility of defects during the epitaxial growth and hence excessive leakage currents in the device (1). The insulating material (31) also prevents epitaxial growth on the trench sidewalls and hence substantially prevents forming voids in the trenches which would lessen the accuracy of charge compensation. The epitaxial growth by this method can be well controlled and may be stopped at an upper level (21) below the top major surface (10a). Thus, for example, trench-gates 22, 23 may be formed in the same trenches (20) above the compensation columns (30).

摘要翻译： 垂直半导体器件，例如沟槽栅MOSFET功率晶体管（1）具有一个导电类型的漂移区域（12），其包含相反导电类型的间隔的垂直列（30），用于器件击穿电压的电荷补偿增加 。 绝缘材料（31）仅设置在漂移区域（12）中的沟槽（20）的侧壁上，并且相反的导电型材料从沟槽（20）的底部外延生长。 侧壁绝缘材料（31）的存在降低了在外延生长期间的缺陷的可能性，并因此降低了器件（1）中的过大的漏电流。 绝缘材料（31）还防止沟槽侧壁上的外延生长，从而基本上防止在沟槽中形成空穴，这将降低电荷补偿的精度。 通过该方法的外延生长可以很好地控制，并且可以在顶部主表面（10a）下方的上层（21）处停止。 因此，例如，可以在补偿柱（30）上方的相同沟槽（20）中形成沟槽栅极22,23。

公开(公告)号：US20070126055A1

公开(公告)日：2007-06-07

申请号：US10580625

申请日：2004-11-26

申请人： Raymond Hueting ,  Erwin Hijzen

发明人： Raymond Hueting ,  Erwin Hijzen

IPC分类号： H01L29/94

CPC分类号： H01L29/7813 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/4916

摘要： The invention relates to a trench MOSFET with drain (8), drift (10) body (12) and source (14) regions. The drift region is doped to have a high concentration gradient. A field plate electrode (34) is provided adjacent to the drift region (10) and a gate electrode (32) next to the body region (12).

摘要翻译： 本发明涉及一种具有漏极（8），漂移（10）主体（12）和源极（14）区域的沟槽MOSFET。 漂移区被掺杂以具有高浓度梯度。 邻近漂移区（10）设置的场板电极（34）和邻近体区（12）的栅电极（32）。

公开(公告)号：US20060205222A1

公开(公告)日：2006-09-14

申请号：US10538214

申请日：2003-12-08

申请人： Michael In't Zandt ,  Erwin Hijzen

发明人： Michael In't Zandt ,  Erwin Hijzen

IPC分类号： H01L21/8242 ,  H01L21/311

CPC分类号： H01L29/7813 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/511 ,  H01L29/513 ,  H01L29/518

摘要： A method of manufacturing a trench-gate semiconductor device (1), the method including forming trenches (20) in a semiconductor body (10) in an active transistor cell area of the device, the trenches (20) each having a trench bottom and trench sidewalls, and providing silicon oxide gate insulation (21) in the trenches such that the gate insulation (33) at the trench bottoms is thicker than the gate insulation (21) at the trench sidewalls in order to reduce the gate-drain capacitance of the device. The method includes, after forming the trenches (20), the steps of: (a) forming a silicon oxide layer (21) at the trench bottoms and trench sidewalls; (b) depositing a layer of doped polysilicon (31) adjacent the trench bottoms and trench side walls; (c) forming silicon nitride spacers (32) on the doped polysilicon (21) adjacent the trench sidewalls leaving the doped polysilicon exposed at the trench bottoms; (d) thermally oxidising the exposed doped polysilicon to grow said thicker gate insulation (33) at the trench bottoms; (e) removing the silicon nitride spacers (32); and (f) depositing gate conductive material (34) within the trenches to form a gate electrode for the device. The final thickness of the thicker gate insulation (33) at the trench bottoms is well controlled by the thickness of the layer of doped polysilicon (31) deposited in step (b). Also the doped (preferably greater than 5 e 19 cm-3) polysilicon oxidises fast at low temperatures (preferably 700-800° C.), reducing the risk of diffusing (e.g. p body) implantations present in the device at that stage.

摘要翻译： 一种制造沟槽栅极半导体器件（1）的方法，所述方法包括在器件的有源晶体管单元区域中的半导体本体（10）中形成沟槽（20），所述沟槽（20）各自具有沟槽底部和 沟槽侧壁，并且在沟槽中提供氧化硅栅极绝缘体（21），使得在沟槽底部处的栅极绝缘体（33）比沟槽侧壁处的栅极绝缘体（21）更厚，以便降低栅极 - 漏极电容 装置。 该方法包括在形成沟槽（20）之后的步骤：（a）在沟槽底部和沟槽侧壁处形成氧化硅层（21）; （b）在沟槽底部和沟槽侧壁附近沉积一层掺杂多晶硅（31）; （c）在与沟槽侧壁相邻的掺杂多晶硅（21）上形成氮化硅间隔物（32），留下在沟槽底部暴露的掺杂多晶硅; （d）热氧化暴露的掺杂多晶硅以在沟槽底部生长所述较厚的栅极绝缘体（33）; （e）去除氮化硅间隔物（32）; 和（f）在所述沟槽内淀积栅极导电材料（34）以形成所述器件的栅电极。 沟槽底部较厚的栅极绝缘体（33）的最终厚度由步骤（b）中沉积的掺杂多晶硅层（31）的厚度很好地控制。 此外，掺杂（优选大于5埃19厘米3）的多晶硅在低温（优选700-800℃）下快速氧化，降低了在该阶段存在于器件中的扩散（例如p体）植入的风险。