公开(公告)号：US20060226453A1

公开(公告)日：2006-10-12

申请号：US11105215

申请日：2005-04-12

申请人： Everett Wang ,  Martin Giles ,  Philippe Matagne ,  Roza Kotlyar ,  Borna Obradovic ,  Mark Stettler

发明人： Everett Wang ,  Martin Giles ,  Philippe Matagne ,  Roza Kotlyar ,  Borna Obradovic ,  Mark Stettler

IPC分类号： H01L29/772 ,  H01L21/336

CPC分类号： H01L29/045 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

摘要： Methods of forming a microelectronic structure are described. Embodiments of those methods include providing a gate structure disposed on a substrate comprising at least one recess, wherein a channel region is in a direction, and then forming a compressive layer in the at least one recess.

摘要翻译： 描述形成微电子结构的方法。 这些方法的实施例包括提供设置在包括至少一个凹部的基底上的栅极结构，其中沟道区在<110>方向上，然后在该至少一个凹部中形成压缩层。

公开(公告)号：US20060205167A1

公开(公告)日：2006-09-14

申请号：US11078267

申请日：2005-03-11

申请人： Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau ,  Everett Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Jin ,  Mark Stettler ,  Martin Giles

发明人： Jack Kavalieros ,  Justin Brask ,  Mark Doczy ,  Matthew Metz ,  Suman Datta ,  Brian Doyle ,  Robert Chau ,  Everett Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Jin ,  Mark Stettler ,  Martin Giles

IPC分类号： H01L21/336 ,  H01L21/44 ,  H01L21/8234

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  Y10S438/933

摘要： A transistor may be formed of different layers of silicon germanium, a lowest layer having a graded germanium concentration and upper layers having constant germanium concentrations such that the lowest layer is of the form Si1-xGex. The highest layer may be of the form Si1-yGey on the PMOS side. A source and drain may be formed of epitaxial silicon germanium of the form Si1-zGez on the PMOS side. In some embodiments, x is greater than y and z is greater than x in the PMOS device. Thus, a PMOS device may be formed with both uniaxial compressive stress in the channel direction and in-plane biaxial compressive stress. This combination of stress may result in higher mobility and increased device performance in some cases.

摘要翻译： 晶体管可以由不同层的硅锗形成，具有梯度锗浓度的最低层和具有恒定锗浓度的上层，使得最底层具有Si 1-x Ge Ge > x 。 在PMOS侧，最高层可以是Si 1-y N y O y的形式。 源极和漏极可以由PMOS侧的Si 1-z N z z z的外延硅锗形成。 在一些实施例中，在PMOS器件中，x大于y且z大于x。 因此，PMOS器件可以在通道方向上具有单轴压应力和面内双轴压应力。 在某些情况下，应力的这种组合可能导致较高的移动性和增加的设备性能。

公开(公告)号：US20050130379A1

公开(公告)日：2005-06-16

申请号：US10806609

申请日：2004-03-22

申请人： Mark Stettler ,  Borna Obradovic ,  Martin Giles ,  Rafael Rios

发明人： Mark Stettler ,  Borna Obradovic ,  Martin Giles ,  Rafael Rios

IPC分类号： H01L21/336 ,  H01L27/01 ,  H01L27/12 ,  H01L29/786 ,  H01L31/0392

CPC分类号： B82Y10/00 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78606

摘要： Method and structure to decrease area capacitance within a buried insulator device structure are disclosed. A portion of the substrate layer of a buried insulator structure opposite the insulator layer from the gate is doped with the same doping polarity as the source and drain regions of the device, to provide reduced area capacitance. Such doping may be limited to portions of the substrate which are not below the gate.

摘要翻译： 公开了减少掩埋绝缘体器件结构内的面积电容的方法和结构。 与栅极的绝缘体层相对的掩埋绝缘体结构的衬底层的一部分掺杂有与器件的源极和漏极区相同的掺杂极性，以提供减小的面积电容。 这种掺杂可以限于不在栅极下方的衬底的部分。

公开(公告)号：US20060102988A1

公开(公告)日：2006-05-18

申请号：US10987775

申请日：2004-11-12

申请人： Peter Tolchinsky ,  Martin Giles ,  Michael McSwiney ,  Mohamad Shaheen ,  Irwin Yablok

发明人： Peter Tolchinsky ,  Martin Giles ,  Michael McSwiney ,  Mohamad Shaheen ,  Irwin Yablok

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/26533 ,  H01L21/76243

摘要： Embodiments of a silicon-on-insulator (SOI) wafer having an etch stop layer overlying the buried oxide layer, as well as embodiments of a method of making the same, are disclosed. The etch stop layer may comprise silicon nitride, nitrogen-doped silicon dioxide, or silicon oxynitride, as well as some combination of these materials. Other embodiments are described and claimed.

摘要翻译： 公开了具有覆盖掩埋氧化物层的蚀刻停止层的绝缘体上硅（SOI）晶片的实施例以及其制造方法的实施例。 蚀刻停止层可以包括氮化硅，氮掺杂二氧化硅或氮氧化硅，以及这些材料的某些组合。 描述和要求保护其他实施例。

公开(公告)号：US06872455B2

公开(公告)日：2005-03-29

申请号：US10626132

申请日：2003-07-23

申请人： Babak Sadigh ,  Thomas J. Lenosky ,  Tomas Diaz de la Rubia ,  Martin Giles ,  Maria-Jose Caturla ,  Vidvuds Ozolins ,  Mark Asta ,  Silva Theiss ,  Majeed Foad ,  Andrew Quong

发明人： Babak Sadigh ,  Thomas J. Lenosky ,  Tomas Diaz de la Rubia ,  Martin Giles ,  Maria-Jose Caturla ,  Vidvuds Ozolins ,  Mark Asta ,  Silva Theiss ,  Majeed Foad ,  Andrew Quong

IPC分类号： C30B33/00 ,  H01L29/10 ,  H01L29/161 ,  B32B9/04

CPC分类号： H01L29/161 ,  C30B29/605 ,  C30B33/00 ,  H01L29/1054 ,  H01L29/7842

摘要： A method for enhancing the equilibrium solubility of boron ad indium in silicon. The method involves first-principles quantum mechanical calculations to determine the temperature dependence of the equilibrium solubility of two important p-type dopants in silicon, namely boron and indium, under various strain conditions. The equilibrium thermodynamic solubility of size-mismatched impurities, such as boron and indium in silicon, can be raised significantly if the silicon substrate is strained appropriately. For example, for boron, a 1% compressive strain raises the equilibrium solubility by 100% at 1100° C.; and for indium, a 1% tensile strain at 1100° C., corresponds to an enhancement of the solubility by 200%.

摘要翻译： 一种提高硼中铟的平衡溶解度的方法。 该方法涉及第一原理量子力学计算，以确定在各种应变条件下两种重要p型掺杂剂在硅中即平均溶解度（即硼和铟）的温度依赖性。 如果硅衬底适当应变，则尺寸不匹配杂质如硅中的硼和铟的平衡热力学溶解度可以显着提高。 例如，对于硼，1％压缩应变在1100℃下将平衡溶解度提高100％。 对于铟，在1100℃下的1％拉伸应变对应于200％的溶解度的增强。

公开(公告)号：US20130143385A1

公开(公告)日：2013-06-06

申请号：US13750393

申请日：2013-01-25

申请人： Titash Rakshit ,  Martin Giles ,  Ravi Pillarisetty ,  Jack T. Kavalieros

发明人： Titash Rakshit ,  Martin Giles ,  Ravi Pillarisetty ,  Jack T. Kavalieros

IPC分类号： H01L21/8234

CPC分类号： H01L29/7845 ,  H01L21/8234 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/0653 ,  H01L29/495 ,  H01L29/66795 ,  H01L29/7831 ,  H01L29/785

摘要： Embodiments relate to an improved tri-gate device having gate metal fills, providing compressive or tensile stress upon at least a portion of the tri-gate transistor, thereby increasing the carrier mobility and operating frequency. Embodiments also contemplate method for use of the improved tri-gate device.

公开(公告)号：US20060043579A1

公开(公告)日：2006-03-02

申请号：US10930247

申请日：2004-08-31

申请人： Jun He ,  Zhiyong Ma ,  Jose Maiz ,  Mark Bohr ,  Martin Giles ,  Guanghai Xu

发明人： Jun He ,  Zhiyong Ma ,  Jose Maiz ,  Mark Bohr ,  Martin Giles ,  Guanghai Xu

IPC分类号： H01L23/34

CPC分类号： H01L29/7842 ,  H01L21/823807 ,  H01L23/42 ,  H01L2224/16 ,  H01L2224/73253 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/01087 ,  H01L2924/01322 ,  H01L2924/10253 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/00 ,  H01L2224/0401

摘要： A semiconductor substrate having metal oxide semiconductor (MOS) devices, such as an integrated circuit die, is mechanically coupled to a stress structure to apply a stress that improves the performance of at least a portion of the MOS devices on the die.

摘要翻译： 具有诸如集成电路管芯的金属氧化物半导体（MOS）器件的半导体衬底被机械耦合到应力结构，以施加提高模具上的至少一部分MOS器件的性能的应力。

公开(公告)号：US07838373B2

公开(公告)日：2010-11-23

申请号：US12220985

申请日：2008-07-30

申请人： Martin Giles ,  Titash Rakshit ,  Lucian Shifren ,  Jack Kavalieros ,  Willy Rachmady

发明人： Martin Giles ,  Titash Rakshit ,  Lucian Shifren ,  Jack Kavalieros ,  Willy Rachmady

IPC分类号： H01L21/336

CPC分类号： H01L29/6653 ,  H01L21/7682 ,  H01L23/485 ,  H01L23/5222 ,  H01L29/4966 ,  H01L29/66795 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

摘要： A process includes planarizing a microelectronic device that includes a gate stack and adjacent trench contacts. The process also includes removing a gate spacer at the gate stack and replacing the gate spacer with a dielectric that results in a lowered overlap capacitance between the gate stack and an adjacent embedded trench contact.

摘要翻译： 一种方法包括平面化包括栅叠层和相邻沟槽触点的微电子器件。 该工艺还包括在栅极堆叠处移除栅极间隔物并用导电栅叠层和相邻的嵌入沟槽接触之间的重叠电容降低的电介质取代栅极间隔物。

公开(公告)号：US20090315120A1

公开(公告)日：2009-12-24

申请号：US12145296

申请日：2008-06-24

申请人： Lucian Shifren ,  Keith Zawadzki ,  Martin Giles ,  Cory Weber

发明人： Lucian Shifren ,  Keith Zawadzki ,  Martin Giles ,  Cory Weber

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7834 ,  H01L29/66628

摘要： An apparatus comprising a semiconductor substrate; a conductively doped source or drain (source/drain) region at the surface of the substrate; a raised semiconductor layer deposited over the source/drain region to form a raised source/drain region; a via formed in the raised source/drain region having substantially vertical sidewalls reaching partly or substantially to the source/drain region; and a metal contact filling the via.

摘要翻译： 一种包括半导体衬底的装置; 在衬底的表面处的导电掺杂源极或漏极（源极/漏极）区域; 沉积在源极/漏极区域上以形成升高的源极/漏极区域的凸起的半导体层; 在凸起的源极/漏极区域中形成的通孔具有基本上垂直的侧壁，部分地或基本上相对于源极/漏极区域; 以及填充通孔的金属接触件。

公开(公告)号：US20090315114A1

公开(公告)日：2009-12-24

申请号：US12144469

申请日：2008-06-23

申请人： Titash Rakshit ,  Martin Giles ,  Ravi Pillarisetty ,  Jack T. Kavalieros

发明人： Titash Rakshit ,  Martin Giles ,  Ravi Pillarisetty ,  Jack T. Kavalieros

IPC分类号： H01L21/8234 ,  H01L27/088

CPC分类号： H01L29/7845 ,  H01L21/8234 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/0653 ,  H01L29/495 ,  H01L29/66795 ,  H01L29/7831 ,  H01L29/785

摘要： Embodiments relate to an improved tri-gate device having gate metal fills, providing compressive or tensile stress upon at least a portion of the tri-gate transistor, thereby increasing the carrier mobility and operating frequency. Embodiments also contemplate method for use of the improved tri-gate device.

摘要翻译： 实施例涉及具有栅极金属填充物的改进的三栅极器件，在三栅极晶体管的至少一部分上提供压缩或拉伸应力，由此增加载流子迁移率和工作频率。 实施例还考虑了使用改进的三栅极器件的方法。