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    Systems and methods for a unified computer system fabric
    1.
    发明申请
    Systems and methods for a unified computer system fabric 有权
    统一计算机系统架构的系统和方法

    公开(公告)号：US20060153226A1

    公开(公告)日：2006-07-13

    申请号：US10998239

    申请日：2004-11-23

    申请人： Gary Gostin ,  Craig Warner ,  John Bockhaus

    发明人： Gary Gostin ,  Craig Warner ,  John Bockhaus

    IPC分类号： H04L12/66 ,  H04J3/22

    CPC分类号： G06F13/4022

    摘要： Disclosed are systems and methods providing a unified system fabric in a computer. The systems and methods of embodiments including first interface disposed between a first component of the computer system and a second component of the computer system, the first interface implementing an interface protocol, and a second interface disposed between the first component of the computer system and a third component of the computer system, the second interface implementing the interface protocol, wherein the first interface and the second interface comprise separate signal paths at the first component.

    摘要翻译： 公开了在计算机中提供统一的系统结构的系统和方法。 实施例的系统和方法包括设置在计算机系统的第一部件和计算机系统的第二部件之间的第一接口，实现接口协议的第一接口和设置在计算机系统的第一部件之间的第二接口和 计算机系统的第三组件，实现接口协议的第二接口，其中第一接口和第二接口在第一组件处包括单独的信号路径。

    SYSTEM AND METHOD FOR ACHIEVING CACHE COHERENCY WITHIN MULTIPROCESSOR COMPUTER SYSTEM
    2.
    发明申请
    SYSTEM AND METHOD FOR ACHIEVING CACHE COHERENCY WITHIN MULTIPROCESSOR COMPUTER SYSTEM 有权
    在多处理器计算机系统中实现高速缓存的系统和方法

    公开(公告)号：US20090094418A1

    公开(公告)日：2009-04-09

    申请号：US12244700

    申请日：2008-10-02

    申请人： Craig WARNER ,  Gary Gostin ,  Dan Robinson

    发明人： Craig WARNER ,  Gary Gostin ,  Dan Robinson

    IPC分类号： G06F12/08

    CPC分类号： G06F12/082 ,  G06F12/0831 ,  G06F12/12 ,  G06F2212/1048

    摘要： An embodiment of a multiprocessor computer system comprises main memory, a remote processor capable of accessing the main memory, a remote cache device operative to store accesses by said remote processor to said main memory, and a filter tag cache device associated with the main memory. The filter cache device is operative to store information relating to remote ownership of data in the main memory including ownership by the remote processor. The filter cache device is operative to selectively invalidate filter tag cache entries when space is required in the filter tag cache device for new cache entries. The remote cache device is responsive to events indicating that a cache entry has low value to the remote processor to send a hint to the filter tag cache device. The filter tag cache device is responsive to a hint in selecting a filter tag cache entry to invalidate.

    摘要翻译： 多处理器计算机系统的实施例包括主存储器，能够访问主存储器的远程处理器，可操作以存储所述远程处理器对所述主存储器的访问的远程高速缓存设备以及与主存储器相关联的过滤器标签高速缓存设备。 过滤器高速缓存设备用于存储与主存储器中的数据的远程所有权有关的信息，包括远程处理器的所有权。 过滤器高速缓存设备可操作以在过滤器标签高速缓存设备中为新的高速缓存条目需要空间时，选择性地使过滤器标签高速缓存条目无效。 远程高速缓存设备响应于指示高速缓存条目对于远程处理器具有低值以向该过滤器标签高速缓存设备发送提示的事件。 过滤器标签缓存设备响应于选择过滤器标签高速缓存条目以使其无效的提示。

    System and method for achieving enhanced memory access capabilities
    3.
    发明授权
    System and method for achieving enhanced memory access capabilities 有权
    实现增强内存访问功能的系统和方法

    公开(公告)号：US07818508B2

    公开(公告)日：2010-10-19

    申请号：US11741453

    申请日：2007-04-27

    申请人： Bryan Hornung ,  Erin A. Handgen ,  Gary Gostin ,  Craig Warner

    发明人： Bryan Hornung ,  Erin A. Handgen ,  Gary Gostin ,  Craig Warner

    IPC分类号： G06F13/00

    CPC分类号： G06F12/0607 ,  G06F12/0817 ,  G06F13/1657

    摘要： A computer system, related components such as a processor agent, and related method are disclosed. In at least one embodiment, the computer system includes a first core, at least one memory device including a first memory segment, and a first memory controller coupled to the first memory segment. Further, the computer system includes a fabric and at least one processor agent coupled at least indirectly to the first core and the first memory segment, and also coupled to the fabric. A first memory request of the first core in relation to a first memory location within the first memory segment proceeds to the first memory controller by way of the at least one processor agent and the fabric.

    摘要翻译： 公开了一种计算机系统，诸如处理器代理的相关组件和相关方法。 在至少一个实施例中，计算机系统包括第一核心，包括第一存储器段的至少一个存储器设备和耦合到第一存储器段的第一存储器控制器。 此外，计算机系统包括织物和至少一个处理器代理，至少间接耦合到第一核心和第一存储器段，并且还耦合到织物。 相对于第一存储器段内的第一存储器位置的第一存储器的第一存储器请求通过至少一个处理器代理和结构进行到第一存储器控制器。

    MAPPING PERSISTENT STORAGE
    5.
    发明申请
    MAPPING PERSISTENT STORAGE 有权
    映射持久存储

    公开(公告)号：US20140250274A1

    公开(公告)日：2014-09-04

    申请号：US14349070

    申请日：2011-10-07

    申请人： Gary Gostin ,  Craig Warner ,  John W Bockhaus

    发明人： Gary Gostin ,  Craig Warner ,  John W Bockhaus

    IPC分类号： G06F12/08 ,  G06F12/06

    CPC分类号： G06F12/0815 ,  G06F12/0223 ,  G06F12/06 ,  G06F12/0802 ,  G06F12/0873 ,  G06F12/10 ,  G06F13/16 ,  G06F2212/1024 ,  G06F2212/2024

    摘要： A computer apparatus and related method to access storage is provided. In one aspect, a controller maps an address range of a data block of storage into an accessible memory address range of at least one of a plurality of processors, in a further aspect, the controller ensures that copies of the data block cached in a plurality of memories by a plurality of processors are consistent.

    摘要翻译： 提供了一种用于访问存储的计算机装置和相关方法。 在一个方面，控制器将存储器的数据块的地址范围映射到多个处理器中的至少一个处理器的可访问存储器地址范围，在另一方面，控制器确保数据块的副本被缓存在多个处理器中 多个处理器的存储器是一致的。

    System and Method for Achieving Enhanced Memory Access Capabilities
    6.
    发明申请
    System and Method for Achieving Enhanced Memory Access Capabilities 有权
    实现增强内存访问功能的系统和方法

    公开(公告)号：US20080270743A1

    公开(公告)日：2008-10-30

    申请号：US11741453

    申请日：2007-04-27

    申请人： Bryan Hornung ,  Erin A. Handgen ,  Gary Gostin ,  Craig Warner

    发明人： Bryan Hornung ,  Erin A. Handgen ,  Gary Gostin ,  Craig Warner

    IPC分类号： G06F9/26

    CPC分类号： G06F12/0607 ,  G06F12/0817 ,  G06F13/1657

    摘要： A computer system, related components such as a processor agent, and related method are disclosed. In at least one embodiment, the computer system includes a first core, at least one memory device including a first memory segment, and a first memory controller coupled to the first memory segment. Further, the computer system includes a fabric and at least one processor agent coupled at least indirectly to the first core and the first memory segment, and also coupled to the fabric. A first memory request of the first core in relation to a first memory location within the first memory segment proceeds to the first memory controller by way of the at least one processor agent and the fabric.

    摘要翻译： 公开了一种计算机系统，诸如处理器代理的相关组件和相关方法。 在至少一个实施例中，计算机系统包括第一核心，包括第一存储器段的至少一个存储器设备和耦合到第一存储器段的第一存储器控制器。 此外，计算机系统包括织物和至少一个处理器代理，至少间接耦合到第一核心和第一存储器段，并且还耦合到织物。 相对于第一存储器段内的第一存储器位置的第一存储器的第一存储器请求通过至少一个处理器代理和结构进行到第一存储器控制器。

    System and Method for Achieving Cache Coherency Within Multiprocessor Computer System
    7.
    发明申请
    System and Method for Achieving Cache Coherency Within Multiprocessor Computer System 审中-公开
    在多处理器计算机系统中实现缓存一致性的系统和方法

    公开(公告)号：US20080270708A1

    公开(公告)日：2008-10-30

    申请号：US11741858

    申请日：2007-04-30

    申请人： Craig Warner ,  Bryan Hornung ,  Chris Michael Brueggen ,  Ryan L. Akkerman ,  Michael K. Dugan ,  Gary Gostin ,  Harvey Ray ,  Dan Robinson ,  Christopher Greer

    发明人： Craig Warner ,  Bryan Hornung ,  Chris Michael Brueggen ,  Ryan L. Akkerman ,  Michael K. Dugan ,  Gary Gostin ,  Harvey Ray ,  Dan Robinson ,  Christopher Greer

    IPC分类号： G06F12/08

    CPC分类号： G06F12/082 ,  G06F12/0831 ,  G06F2212/1048

    摘要： A system and method are disclosed for achieving cache coherency in a multiprocessor computer system having a plurality of sockets with processing devices and memory controllers and a plurality of memory blocks. In at least some embodiments, the system includes a plurality of node controllers capable of being respectively coupled to the respective sockets of the multiprocessor computer, a plurality of caching devices respectively coupled to the respective node controllers, and a fabric coupling the respective node controllers, by which cache line request signals can be communicated between the respective node controllers. Cache coherency is achieved notwithstanding the cache line request signals communicated between the respective node controllers due at least in part to communications between the node controllers and the respective caching devices to which the node controllers are coupled. In at least some embodiments, the caching devices track remote cache line ownership for processor and/or input/output hub caches.

    摘要翻译： 公开了一种用于在具有多个具有处理设备和存储器控制器以及多个存储器块的套接字的多处理器计算机系统中实现高速缓存一致性的系统和方法。 在至少一些实施例中，系统包括能够分别耦合到多处理器计算机的相应插槽的多个节点控制器，分别耦合到相应节点控制器的多个高速缓存设备，以及耦合各个节点控制器的结构， 由此可以在相应的节点控制器之间传送高速缓存行请求信号。 尽管至少部分地由于节点控制器与节点控制器所耦合的相应的高速缓存设备之间的通信而在各个节点控制器之间传送高速缓存行请求信号，仍然实现了高速缓存一致性。 在至少一些实施例中，缓存设备跟踪用于处理器和/或输入/输出集线器高速缓存的远程高速缓存行所有权。

    Distribution of communications between paths
    9.
    发明申请
    Distribution of communications between paths 失效
    路径之间的通信分配

    公开(公告)号：US20050152390A1

    公开(公告)日：2005-07-14

    申请号：US10756668

    申请日：2004-01-12

    申请人： Michael Schroeder ,  Craig Warner ,  Gary Gostin ,  Mark Shaw

    发明人： Michael Schroeder ,  Craig Warner ,  Gary Gostin ,  Mark Shaw

    IPC分类号： H04L12/28 ,  H04L12/56

    CPC分类号： H04L45/00 ,  H04L45/24

    摘要： Distributing communications between paths, comprises providing a plurality of destinations, providing a plurality of communications paths such that each of the plurality of destinations can be accessed over each of the plurality of communications paths, defining destination addresses interleaved over the plurality of destinations, sending communications from a source to a plurality of the interleaved addresses, and selecting different ones of the plurality of paths for successive communications that are sent to addresses on different destinations, wherein the path for a communication is selected using at least a part of the address of the communication.

    摘要翻译： 分布路径之间的通信包括提供多个目的地，提供多个通信路径，使得可以通过多个通信路径中的每一个访问多个目的地中的每一个，定义在多个目的地上交织的目的地地址，发送通信 从源到多个交错地址，以及选择多个路径中的不同路径用于连续通信，所述连续通信被发送到不同目的地上的地址，其中，使用至少一部分地址选择通信的路径 通讯。

    Cache line eviction based on write count
    10.
    发明授权
    Cache line eviction based on write count 有权
    基于写入计数的缓存线驱逐

    公开(公告)号：US09489308B2

    公开(公告)日：2016-11-08

    申请号：US14387554

    申请日：2012-04-27

    申请人： Craig Warner ,  Gary Gostin ,  Matthew D Pickett

    发明人： Craig Warner ,  Gary Gostin ,  Matthew D Pickett

    IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F12/08 ,  G06F13/16 ,  G06F12/02 ,  G06F12/12

    CPC分类号： G06F12/0833 ,  G06F12/0238 ,  G06F12/0866 ,  G06F12/122 ,  G06F13/1673 ,  G06F2212/1036 ,  G06F2212/312 ,  G06F2212/621 ,  G06F2212/7211

    摘要： A method of shielding a memory device (110) from high write rates comprising receiving instructions to write data at a memory container (105), the memory controller (105) composing a cache (120) comprising a number of cache lines defining stored data, with the memory controller (105), updating a cache line in response to a write hit in the cache (120), and with the memory controller (105), executing the instruction to write data in response to a cache miss to a cache line within the cache (120) in which the memory controller (105) prioritizes for writing to the cache (120) over writing to the memory device (110).

    摘要翻译： 一种将存储器件（110）从高写入速率屏蔽的方法，包括接收在存储器容器（105）上写入数据的指令，所述存储器控制器（105）构成包括定义存储数据的多条高速缓存线的高速缓存（120） 利用存储器控制器（105），响应于高速缓存（120）中的写命中，以及与存储器控制器（105）一起更新高速缓存行，响应于高速缓存未命中将数据写入高速缓存行 在所述存储器控制器（105）通过写入所述存储器件（110）的优先级来写入高速缓存（120）的高速缓存（120）内。