公开(公告)号：US08438410B2

公开(公告)日：2013-05-07

申请号：US12821867

申请日：2010-06-23

申请人： Howard S. David ,  Ulf R. Hanebutte ,  Eugene Gorbatov ,  James W. Alexander ,  Suneeta Sah

发明人： Howard S. David ,  Ulf R. Hanebutte ,  Eugene Gorbatov ,  James W. Alexander ,  Suneeta Sah

IPC分类号： G06F1/26 ,  G06F13/00

CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/14 ,  Y02D10/172

摘要： Described herein are techniques for dynamic memory frequency/voltage scaling to augment existing memory power management techniques and further improve memory power efficiency. Each operating point is defined as an operational state for the memory.

摘要翻译： 这里描述了用于动态存储器频率/电压缩放以增加现有存储器功率管理技术并进一步提高存储器功率效率的技术。 每个操作点被定义为存储器的操作状态。

公开(公告)号：US20110320839A1

公开(公告)日：2011-12-29

申请号：US12821867

申请日：2010-06-23

申请人： Howard S. David ,  Ulf R. Hanebutte ,  Eugene Gorbatov ,  James W. Alexander ,  Suneeta Sah

发明人： Howard S. David ,  Ulf R. Hanebutte ,  Eugene Gorbatov ,  James W. Alexander ,  Suneeta Sah

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/14 ,  Y02D10/172

摘要： Described herein are techniques for dynamic memory frequency/voltage scaling to augment existing memory power management techniques and further improve memory power efficiency. Each operating point is defined as an operational state for the memory.

摘要翻译： 这里描述了用于动态存储器频率/电压缩放以增加现有存储器功率管理技术并进一步提高存储器功率效率的技术。 每个操作点被定义为存储器的操作状态。

公开(公告)号：US08122265B2

公开(公告)日：2012-02-21

申请号：US11648253

申请日：2006-12-29

申请人： Sivakumar Radhakrishnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

发明人： Sivakumar Radhakrishnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

IPC分类号： G06F1/00

CPC分类号： G06F1/206 ,  G06F1/3203

摘要： In some embodiments, a chip includes a scheduler, transmitters, receivers, and control circuitry. The schedule schedules signals to be transmitted outside the chip and the transmitters transmit the scheduled signals outside the chip. The receivers receive signals including signals with temperature information related to a temperature outside the chip. The control circuitry selectively limit a number of commands that can be scheduled within a series of smaller windows while checking the temperature information near the conclusion of a larger window comprising many smaller windows. Other embodiments are described.

摘要翻译： 在一些实施例中，芯片包括调度器，发射机，接收机和控制电路。 时间表调度要在芯片外部发送的信号，并且发送器在芯片外发送调度信号。 接收器接收包括具有与芯片外的温度有关的温度信息的信号的信号。 控制电路选择性地限制可以在一系列较小窗口内调度的多个命令，同时检查靠近包括许多较小窗口的较大窗口的结论的温度信息。 描述其他实施例。

公开(公告)号：US20080163226A1

公开(公告)日：2008-07-03

申请号：US11648253

申请日：2006-12-29

申请人： Sivakumar Radhakrisnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

发明人： Sivakumar Radhakrisnan ,  Suneeta Sah ,  William H. Nale ,  Rami Naqib ,  Howard S. David ,  Rajat Agarwal

IPC分类号： G06F9/46

CPC分类号： G06F1/206 ,  G06F1/3203

摘要： In some embodiments, a chip includes a scheduler, transmitters, receivers, and control circuitry. The schedule schedules signals to be transmitted outside the chip and the transmitters transmit the scheduled signals outside the chip. The receivers receive signals including signals with temperature information related to a temperature outside the chip. The control circuitry selectively limit a number of commands that can be scheduled within a series of smaller windows while checking the temperature information near the conclusion of a larger window comprising many smaller windows. Other embodiments are described.

摘要翻译： 在一些实施例中，芯片包括调度器，发射机，接收机和控制电路。 时间表调度要在芯片外部发送的信号，并且发送器在芯片外发送调度信号。 接收器接收包括具有与芯片外的温度有关的温度信息的信号的信号。 控制电路选择性地限制可以在一系列较小窗口内调度的多个命令，同时检查靠近包括许多较小窗口的较大窗口的结论的温度信息。 描述其他实施例。

公开(公告)号：US20140192605A1

公开(公告)日：2014-07-10

申请号：US13761385

申请日：2013-02-07

申请人： John H. Crawford ,  Suneeta Sah

发明人： John H. Crawford ,  Suneeta Sah

IPC分类号： G11C7/00

CPC分类号： G06F3/0613 ,  G06F3/0658 ,  G06F3/0659 ,  G06F3/0673 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/4076

摘要： Apparatus, systems, and methods to manage memory refresh operations are described. In one embodiment, an electronic device comprises a processor and memory controller logic to determine a memory refresh frequency for a memory system and transmit refresh commands to a refresh control logic in at least one memory bank coupled to the memory controller according to the memory refresh frequency. Other embodiments are also disclosed and claimed.

摘要翻译： 描述了管理存储器刷新操作的装置，系统和方法。 在一个实施例中，电子设备包括处理器和存储器控制器逻辑，用于确定存储器系统的存储器刷新频率，并且根据存储器刷新频率向连接到存储器控制器的至少一个存储器组中的刷新控制逻辑发送刷新命令 。 还公开并要求保护其他实施例。

公开(公告)号：US20140281805A1

公开(公告)日：2014-09-18

申请号：US13797681

申请日：2013-03-12

申请人： Suneeta Sah

发明人： Suneeta Sah

IPC分类号： G06F11/08

CPC分类号： G06F11/1048 ,  G06F11/1004 ,  G11C29/42

摘要： Embodiments of apparatus, methods, systems, computer-readable storage media and devices are described herein for determining an error category for a detected error in data read from a volatile memory; and selectively performing or causing an additional remedial action based at least in part on the error category determined. In various embodiments, the determining and the performing or causing may be undertaken in response to the correcting. The memory may be volatile or non-volatile memory. Other embodiments may be described and/or claimed.

摘要翻译： 本文描述了装置，方法，系统，计算机可读存储介质和设备的实施例，用于确定从易失性存储器读取的数据中检测到的错误的错误类别; 以及至少部分地基于所确定的错误类别选择性地执行或引起额外的补救措施。 在各种实施例中，可以响应于校正而进行确定和执行或导致。 存储器可能是易失性或非易失性存储器。 可以描述和/或要求保护其他实施例。

公开(公告)号：US09030903B2

公开(公告)日：2015-05-12

申请号：US13625741

申请日：2012-09-24

申请人： Kuljit S. Bains ,  John B. Halbert ,  Suneeta Sah ,  Zvika Greenfield

发明人： Kuljit S. Bains ,  John B. Halbert ,  Suneeta Sah ,  Zvika Greenfield

IPC分类号： G11C11/406 ,  G11C16/00 ,  G06F13/16

CPC分类号： G11C16/00 ,  G06F13/1636 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622

摘要： A memory controller to implement targeted refreshes of potential victim rows of a row hammer event. In an embodiment, the memory controller receives an indication that a specific row of a memory device is experiencing repeated accesses which threaten the integrity of data in one or more victim rows physically adjacent to the specific row. The memory controller accesses default offset information in the absence of address map information which specifies an offset between physically adjacent rows of the memory device. In another embodiment, the memory controller determines addresses for potential victim rows based on the default offset information. In response to the received indication of the row hammer event, the memory controller sends for each of the determined plurality of addresses a respective command to the memory device, where the commands are for the memory device to perform targeted refreshes of potential victim rows.

摘要翻译： 一个内存控制器，用于实现行锤事件潜在的受害者行的目标刷新。 在一个实施例中，存储器控制器接收指示存储器设备的特定行正经历重复访问，这威胁到与特定行物理相邻的一个或多个受害者行中的数据的完整性。 存储器控制器在没有指定存储器件的物理相邻行之间的偏移的地址映射信息的情况下访问默认偏移信息。 在另一个实施例中，存储器控制器基于默认偏移信息来确定潜在的受害者行的地址。 响应于所接收到的行锤事件的指示，存储器控制器向确定的多个地址中的每一个发送相应的命令给存储器设备，其中命令用于存储设备执行目标刷新潜在的受害者行。

公开(公告)号：US20140372816A1

公开(公告)日：2014-12-18

申请号：US13995477

申请日：2011-12-22

申请人： Kuljit S. Bains ,  Klaus J. Ruff ,  George Vergis ,  Suneeta Sah

发明人： Kuljit S. Bains ,  Klaus J. Ruff ,  George Vergis ,  Suneeta Sah

IPC分类号： G06F11/10 ,  G06F11/16 ,  G11C29/44

CPC分类号： G11C7/1072 ,  G06F11/073 ,  G06F11/0787 ,  G06F11/10 ,  G06F11/1004 ,  G06F11/1016 ,  G06F11/1612 ,  G06F13/16 ,  G06F13/28 ,  G11C7/1006 ,  G11C29/44 ,  G11C2029/0411 ,  G11C2029/4402

摘要： A register not connected to a data bus is read by transferring data across an address bus to a device connected to the data bus, from which the data is read by a device connected to the data bus. The register resides in a register device connected via the address bus to a memory device that is connected to both the address bus and the data bus. A host processor triggers the register device to transfer information over the address bus to a register on the memory device. The host processor then reads the information from the register of the memory device.

摘要翻译： 通过将地址总线上的数据传送到连接到数据总线的设备，可以读取未连接到数据总线的寄存器，数据由连接到数据总线的设备读取。 寄存器位于通过地址总线连接到连接到地址总线和数据总线两者的存储器件的寄存器中。 主处理器触发寄存器设备通过地址总线将信息传送到存储器设备上的寄存器。 然后主机处理器从存储器件的寄存器读取信息。

公开(公告)号：US20060168384A1

公开(公告)日：2006-07-27

申请号：US10977230

申请日：2004-10-29

申请人： Sivakumar Radhakrishnan ,  Siva Balasubramanian ,  Sin Tan ,  Suneeta Sah

发明人： Sivakumar Radhakrishnan ,  Siva Balasubramanian ,  Sin Tan ,  Suneeta Sah

IPC分类号： G06F13/24

CPC分类号： G06F13/385

摘要： Detecting and flushing maximal length packets is set forth herein. In one embodiment, the method comprises receiving a flushing event and, in response to the flushing event, repeatedly detecting a maximum length packet of write data from a write combining storage area and flushing the detected maximum length packet to a target input/output (I/O) device over a bus. Each maximal length packet is a packet of maximum payload of write data that can be formulated within in the write combining storage area while adhering to packet protocol rules for the bus.

公开(公告)号：US6145062A

公开(公告)日：2000-11-07

申请号：US13775

申请日：1998-01-26

申请人： Suresh Chittor ,  Suneeta Sah ,  Prantik Kumar Nag ,  Joseph Ku

发明人： Suresh Chittor ,  Suneeta Sah ,  Prantik Kumar Nag ,  Joseph Ku

IPC分类号： G06F12/00 ,  G06F13/16

CPC分类号： G06F13/1631

摘要： A method and apparatus of selectively flushing a conflicted write transaction from a memory controller. According to the method, a new transaction is received that identifies a memory address to which the transaction is directed. It is determined whether an address of the new transaction matches an address of any previously queued transaction. When a match occurs, the one previously queued transaction that matches the new transaction is flushed from queue.

摘要翻译： 一种从存储器控制器选择性地刷新冲突的写事务的方法和装置。 根据该方法，接收到新的事务，其识别事务所针对的存储器地址。 确定新事务的地址是否匹配任何先前排队的事务的地址。 当发生匹配时，与新事务匹配的先前排队的事务将从队列中刷新。