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    Method and apparatus for generating 2/N mode bus clock signals
    1.
    发明授权
    Method and apparatus for generating 2/N mode bus clock signals 有权
    用于产生2 / N模式总线时钟信号的方法和装置

    公开(公告)号：US6104219A

    公开(公告)日：2000-08-15

    申请号：US170818

    申请日：1998-10-13

    申请人： Javed S. Barkatullah ,  Chakrapani Pathikonda

    发明人： Javed S. Barkatullah ,  Chakrapani Pathikonda

    IPC分类号： G06F1/12 ,  H03K1/04

    CPC分类号： G06F1/12

    摘要： A 2/N mode clock generator that generates bus clock signals through the use of bus clock enable signals selecting bus clock pulses that are in phase and out of phase with a core clock signal. The clock generator maintains synchronization between the bus clock signal and the core clock signal so that they are always in a predetermined phase relationship.

    摘要翻译： 2 / N模式时钟发生器，其通过使用总线时钟使能信号来产生总线时钟信号，从而选择与核心时钟信号同相和异相的总线时钟脉冲。 时钟发生器保持总线时钟信号和核心时钟信号之间的同步，使得它们总是处于预定的相位关系。

    Core clock correction in a 2/N mode clocking scheme
    3.
    发明授权
    Core clock correction in a 2/N mode clocking scheme 失效
    核心时钟校正在2 / N模式计时方案

    公开(公告)号：US5834956A

    公开(公告)日：1998-11-10

    申请号：US709379

    申请日：1996-09-06

    申请人： Chakrapani Pathikonda ,  Matthew A. Fisch ,  Javed S. Barkatullah

    发明人： Chakrapani Pathikonda ,  Matthew A. Fisch ,  Javed S. Barkatullah

    IPC分类号： G06F1/12 ,  H03K21/00

    CPC分类号： G06F1/12

    摘要： A 2/N mode clock generator that generates bus clock signals through the use of bus clock enable signals selecting bus clock pulses that are in phase and out of phase with a core clock signal. The clock generator maintains synchronization between the bus clock signal and the core clock signal so that they are always in a predetermined phase relationship.

    摘要翻译： 2 / N模式时钟发生器，其通过使用总线时钟使能信号来产生总线时钟信号，从而选择与核心时钟信号同相和异相的总线时钟脉冲。 时钟发生器保持总线时钟信号和核心时钟信号之间的同步，使得它们总是处于预定的相位关系。

    Core clock correction in a 2/n mode clocking scheme
    4.
    发明授权
    Core clock correction in a 2/n mode clocking scheme 有权
    2 / n模式计时方案的核心时钟校正

    公开(公告)号：US06268749B1

    公开(公告)日：2001-07-31

    申请号：US09586396

    申请日：2000-05-31

    申请人： Matthew A. Fisch ,  Chakrapani Pathikonda ,  Javed S. Barkatullah

    发明人： Matthew A. Fisch ,  Chakrapani Pathikonda ,  Javed S. Barkatullah

    IPC分类号： H03L700

    CPC分类号： G06F1/12

    摘要： A 2/N mode clock generator that generates bus clock signals through the use of bus clock enable signals selecting bus clock pulses that are in phase and out of phase with a core clock signal. The clock generator maintains synchronization between the bus clock signal and the core clock signal so that they are always in a predetermined phase relationship.

    摘要翻译： 2 / N模式时钟发生器，其通过使用总线时钟使能信号来产生总线时钟信号，从而选择与核心时钟信号同相和异相的总线时钟脉冲。 时钟发生器保持总线时钟信号和核心时钟信号之间的同步，使得它们总是处于预定的相位关系。

    Core clock correction in a 2/N mode clocking scheme
    5.
    发明授权
    Core clock correction in a 2/N mode clocking scheme 有权
    核心时钟校正在2 / N模式计时方案

    公开(公告)号：US06208180B1

    公开(公告)日：2001-03-27

    申请号：US09170997

    申请日：1998-10-13

    申请人： Matthew A. Fisch ,  Chakrapani Pathikonda ,  Javed S. Barkatullah

    发明人： Matthew A. Fisch ,  Chakrapani Pathikonda ,  Javed S. Barkatullah

    IPC分类号： H03L700

    CPC分类号： G06F1/12

    摘要： A 2/N mode dock generator that generates bus clock signals through the use of bus clock enable signals selecting bus clock pulses that are in phase and out of phase with a core clock signal. The clock generator maintains synchronization between the bus clock signal and the core clock signal so that they are always in a predetermined phase relationship.

    摘要翻译： 通过使用总线时钟使能信号来选择与核心时钟信号同相和异相的总线时钟脉冲来产生总线时钟信号的2 / N模式发射器。 时钟发生器保持总线时钟信号和核心时钟信号之间的同步，使得它们总是处于预定的相位关系。

    PLL with controlled VCO bias
    7.
    发明授权
    PLL with controlled VCO bias 有权
    具有受控VCO偏置的PLL

    公开(公告)号：US07342426B2

    公开(公告)日：2008-03-11

    申请号：US11218207

    申请日：2005-08-31

    申请人： Nasser A. Kurd ,  Javed S. Barkatullah

    发明人： Nasser A. Kurd ,  Javed S. Barkatullah

    IPC分类号： H03L7/06

    CPC分类号： H03L7/0995 ,  H03K3/0322 ,  H03K5/133 ,  H03K2005/00045 ,  H03K2005/00208 ,  H03L7/0891 ,  H03L7/095 ,  H03L7/18

    摘要： In some embodiments, a PLL with an output to provide a PLL output clock at a target frequency is provided. The PLL comprises a VCO to generate a clock to be used to generate the PLL output clock. Also provided is circuitry to maintain the VCO's bias level at a sufficient level if it is insufficient. Other embodiments may be disclosed herein.

    摘要翻译： 在一些实施例中，提供具有输出以提供目标频率的PLL输出时钟的PLL。 PLL包括VCO以产生要用于产生PLL输出时钟的时钟。 还提供了如果不足够将VCO的偏置电平维持在足够水平的电路。 本文可以公开其它实施例。

    Clock distribution system for selectively enabling clock signals to portions of a pipelined circuit
    10.
    发明授权
    Clock distribution system for selectively enabling clock signals to portions of a pipelined circuit 失效
    时钟分配系统，用于选择性地将时钟信号发送到流水线电路的部分

    公开(公告)号：US06611920B1

    公开(公告)日：2003-08-26

    申请号：US09489153

    申请日：2000-01-21

    申请人： Thomas D. Fletcher ,  Javed S. Barkatullah ,  Douglas Carmean

    发明人： Thomas D. Fletcher ,  Javed S. Barkatullah ,  Douglas Carmean

    IPC分类号： G06F132

    CPC分类号： G06F1/3237 ,  G06F1/04 ,  G06F1/32 ,  Y02D10/128

    摘要： A hierarchical power control system for an integrated circuit may be integrated into a clocking system that includes a global clock generator, a clock distribution network in communication with the global clock generator and a plurality of functional unit blocks each in communication with the global clock generator. The hierarchical power control system may include a first power controller provided in a communication path between the global clock generator and the clock distribution network, and a plurality of second power controllers, one provided in each communication path between the clock distribution network and a functional unit block.

    摘要翻译： 用于集成电路的分级功率控制系统可以被集成到时钟系统中，该时钟系统包括全局时钟发生器，与全局时钟发生器通信的时钟分配网络和与全局时钟发生器通信的多个功能单元模块。 分级功率控制系统可以包括设置在全球时钟发生器和时钟分配网络之间的通信路径中的第一功率控制器和多个第二功率控制器，一个设置在时钟分配网络和功能单元之间的每个通信路径中 块。