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    METHODS OF FORMING SEMICONDUCTOR DEVICE PATTERNS
    3.
    发明申请
    METHODS OF FORMING SEMICONDUCTOR DEVICE PATTERNS 有权
    形成半导体器件图案的方法

    公开(公告)号：US20090298276A1

    公开(公告)日：2009-12-03

    申请号：US12477468

    申请日：2009-06-03

    申请人： Young-Ho Lee ,  Jae-hwang Sim ,  Jae-kwan Park ,  Jong-min Lee ,  Mo-seok Kim ,  Hyon-woo Kim

    发明人： Young-Ho Lee ,  Jae-hwang Sim ,  Jae-kwan Park ,  Jong-min Lee ,  Mo-seok Kim ,  Hyon-woo Kim

    IPC分类号： H01L21/441 ,  H01L21/467

    CPC分类号： H01L21/76816 ,  H01L21/0337 ,  H01L21/31144 ,  H01L27/0207 ,  H01L27/1052

    摘要： A first mask layer pattern including a plurality of parallel line portions is formed on an etch target layer on a semiconductor substrate. A sacrificial layer is formed on the first mask layer pattern and portions of the etch target layer between the parallel line portions of the first mask layer pattern. A second mask layer pattern is formed on the sacrificial layer, the second mask layer pattern including respective parallel lines disposed between respective adjacent ones of the parallel line portions of the first mask layer pattern, wherein adjacent line portions of the first mask layer pattern and the second mask layer pattern are separated by the sacrificial layer. A third mask layer pattern is formed including first and second portions covering respective first and second ends of the line portions of the first mask layer pattern and the second mask layer pattern and having an opening at the line portions of the first and second mask layer patterns between the first and second ends. The sacrificial layer and the etch target layer are etched using the third mask layer pattern, the first mask layer pattern and the second mask layer pattern as a mask to thereby form a plurality of parallel trenches in the etch target layer between the line portions of the first and second mask layer patterns. Conductive lines may be formed in the trenches.

    摘要翻译： 在半导体衬底上的蚀刻目标层上形成包括多个平行线部分的第一掩模层图案。 在第一掩模层图案和第一掩模层图案的平行线部分之间的蚀刻目标层的部分上形成牺牲层。 第二掩模层图案形成在牺牲层上，第二掩模层图案包括设置在第一掩模层图案的相邻的平行线部分之间的相应的平行线，其中第一掩模层图案和 第二掩模层图案由牺牲层分离。 形成第三掩模层图案，其包括覆盖第一掩模层图案和第二掩模层图案的线部分的相应第一和第二端的第一和第二部分，并且在第一和第二掩模层图案的线部分处具有开口 在第一和第二端之间。 使用第三掩模层图案，第一掩模层图案和第二掩模层图案作为掩模来蚀刻牺牲层和蚀刻目标层，从而在蚀刻目标层中形成多个平行的沟槽 第一和第二掩模层图案。 可以在沟槽中形成导电线。

    Methods of forming semiconductor device patterns
    4.
    发明授权
    Methods of forming semiconductor device patterns 有权
    形成半导体器件图案的方法

    公开(公告)号：US08173549B2

    公开(公告)日：2012-05-08

    申请号：US12477468

    申请日：2009-06-03

    申请人： Young-ho Lee ,  Jae-hwang Sim ,  Jae-kwan Park ,  Jong-min Lee ,  Mo-seok Kim ,  Hyon-woo Kim

    发明人： Young-ho Lee ,  Jae-hwang Sim ,  Jae-kwan Park ,  Jong-min Lee ,  Mo-seok Kim ,  Hyon-woo Kim

    IPC分类号： H01L21/302

    CPC分类号： H01L21/76816 ,  H01L21/0337 ,  H01L21/31144 ,  H01L27/0207 ,  H01L27/1052

    摘要： A first mask layer pattern including a plurality of parallel line portions is formed on an etch target layer on a semiconductor substrate. A sacrificial layer is formed on the first mask layer pattern and portions of the etch target layer between the parallel line portions of the first mask layer pattern. A second mask layer pattern is formed on the sacrificial layer, the second mask layer pattern including respective parallel lines disposed between respective adjacent ones of the parallel line portions of the first mask layer pattern, wherein adjacent line portions of the first mask layer pattern and the second mask layer pattern are separated by the sacrificial layer. A third mask layer pattern is formed including first and second portions covering respective first and second ends of the line portions of the first mask layer pattern and the second mask layer pattern and having an opening at the line portions of the first and second mask layer patterns between the first and second ends. The sacrificial layer and the etch target layer are etched using the third mask layer pattern, the first mask layer pattern and the second mask layer pattern as a mask to thereby form a plurality of parallel trenches in the etch target layer between the line portions of the first and second mask layer patterns. Conductive lines may be formed in the trenches.

    摘要翻译： 在半导体衬底上的蚀刻目标层上形成包括多个平行线部分的第一掩模层图案。 在第一掩模层图案和第一掩模层图案的平行线部分之间的蚀刻目标层的部分上形成牺牲层。 第二掩模层图案形成在牺牲层上，第二掩模层图案包括设置在第一掩模层图案的相邻的平行线部分之间的相应的平行线，其中第一掩模层图案和 第二掩模层图案由牺牲层分离。 形成第三掩模层图案，其包括覆盖第一掩模层图案和第二掩模层图案的线部分的相应第一和第二端的第一和第二部分，并且在第一和第二掩模层图案的线部分处具有开口 在第一和第二端之间。 使用第三掩模层图案，第一掩模层图案和第二掩模层图案作为掩模来蚀刻牺牲层和蚀刻目标层，从而在蚀刻目标层中形成多个平行的沟槽 第一和第二掩模层图案。 可以在沟槽中形成导电线。

    METHOD OF FORMING MINUTE PATTERNS IN SEMICONDUCTOR DEVICE USING DOUBLE PATTERNING
    5.
    发明申请
    METHOD OF FORMING MINUTE PATTERNS IN SEMICONDUCTOR DEVICE USING DOUBLE PATTERNING 有权
    使用双重图案在半导体器件中形成分钟图案的方法

    公开(公告)号：US20110034030A1

    公开(公告)日：2011-02-10

    申请号：US12905318

    申请日：2010-10-15

    申请人： Sang-yong Park ,  Jae-kwan Park ,  Yong-sik Yim ,  Jaw-hwang Sim

    发明人： Sang-yong Park ,  Jae-kwan Park ,  Yong-sik Yim ,  Jaw-hwang Sim

    IPC分类号： H01L21/302

    CPC分类号： H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/32139

    摘要： A method of forming minute patterns in a semiconductor device, and more particularly, a method of forming minute patterns in a semiconductor device having an even number of insert patterns between basic patterns by double patterning including insert patterns between a first basic pattern and a second basic pattern which are transversely separated from each other on a semiconductor substrate, wherein a first insert pattern and a second insert pattern are alternately repeated to form the insert patterns, the method includes the operation of performing a partial etching toward the second insert pattern adjacent to the second basic pattern, or the operation of forming a shielding layer pattern, thereby forming the even number of insert patterns.

    摘要翻译： 更具体地，涉及一种在半导体器件中形成微小图案的方法，更具体地，涉及通过双重图案形成在基底图案之间具有偶数个插入图案的半导体器件中的微小图案的方法，包括在第一基本图案和第二基底图案之间的插入图案 在半导体基板上横向分离的图案，其中交替地重复第一插入图案和第二插入图案以形成插入图案，该方法包括对与第二插入图案相邻的第二插入图案进行部分蚀刻的操作 第二基本图案或形成屏蔽层图案的操作，从而形成偶数个插入图案。

    Method of forming minute patterns in semiconductor device using double patterning
    8.
    发明申请
    Method of forming minute patterns in semiconductor device using double patterning 有权
    使用双重图案化在半导体器件中形成微小图案的方法

    公开(公告)号：US20090286404A1

    公开(公告)日：2009-11-19

    申请号：US12453307

    申请日：2009-05-06

    申请人： Sang-yong Park ,  Jae-kwan Park ,  Yong-sik Yim ,  Jae-Hwang Sim

    发明人： Sang-yong Park ,  Jae-kwan Park ,  Yong-sik Yim ,  Jae-Hwang Sim

    IPC分类号： H01L21/311

    CPC分类号： H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/32139

    摘要： A method of forming minute patterns in a semiconductor device, and more particularly, a method of forming minute patterns in a semiconductor device having an even number of insert patterns between basic patterns by double patterning including insert patterns between a first basic pattern and a second basic pattern which are transversely separated from each other on a semiconductor substrate, wherein a first insert pattern and a second insert pattern are alternately repeated to form the insert patterns, the method includes the operation of performing a partial etching toward the second insert pattern adjacent to the second basic pattern, or the operation of forming a shielding layer pattern, thereby forming the even number of insert patterns.

    摘要翻译： 更具体地，涉及一种在半导体器件中形成微小图案的方法，更具体地，涉及通过双重图案形成在基底图案之间具有偶数个插入图案的半导体器件中的微小图案的方法，包括在第一基本图案和第二基底图案之间的插入图案 在半导体基板上横向分离的图案，其中交替地重复第一插入图案和第二插入图案以形成插入图案，该方法包括对与第二插入图案相邻的第二插入图案进行部分蚀刻的操作 第二基本图案或形成屏蔽层图案的操作，从而形成偶数个插入图案。

    Method for forming contact holes of semiconductor memory device
    9.
    发明授权
    Method for forming contact holes of semiconductor memory device 失效
    形成半导体存储器件接触孔的方法

    公开(公告)号：US06248636B1

    公开(公告)日：2001-06-19

    申请号：US09086762

    申请日：1998-05-28

    申请人： Jae-kwan Park

    发明人： Jae-kwan Park

    IPC分类号： H01L21336

    CPC分类号： H01L21/76897 ,  H01L21/31116 ,  H01L21/76802

    摘要： A novel method for forming contact holes is disclosed. According to the present invention, a silicon substrate is prevented from being over-etched by performing a two-step etching process. The first step is to etch a thick interlayer insulating layer until a thin etch stopper layer, formed beneath the interlayer insulating layer, is exposed. The second step is to over-etch the thin etch stopper layer. With this method, a lower capacitor electrode or a bit line can be prevented from being short-circuited with a well region of the silicon substrate, thereby reducing leakage currents.

    摘要翻译： 公开了一种用于形成接触孔的新方法。 根据本发明，通过进行两步蚀刻处理来防止硅衬底被过度蚀刻。 第一步是蚀刻厚的层间绝缘层，直到形成在层间绝缘层下面的薄的蚀刻停止层被暴露。 第二步是过蚀刻薄蚀刻停止层。 利用这种方法，可以防止下电容器电极或位线与硅衬底的阱区短路，从而减少漏电流。

    Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers
    10.
    发明授权
    Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers 失效
    制造具有由侧壁间隔物隔开的接触焊盘的集成电路器件的方法

    公开(公告)号：US06214663B1

    公开(公告)日：2001-04-10

    申请号：US09160781

    申请日：1998-09-24

    申请人： Sang-yeon Cho ,  Jae-kwan Park

    发明人： Sang-yeon Cho ,  Jae-kwan Park

    IPC分类号： H01L218242

    CPC分类号： H01L21/76895 ,  H01L27/10808 ,  H01L27/10873 ,  H01L29/41775

    摘要： An integrated circuit field effect transistor includes contact pads which are separated by sidewall spacers. A first pad which electrically contacts one of the spaced-apart source and drain regions extends onto the gate electrode top, to define a first pad sidewall on the gate electrode top. A first capping layer on the first pad defines a first capping layer sidewall on the first pad. A first insulating sidewall spacer is formed on the first pad sidewall and on the first capping layer sidewall. A second pad, electrically contacting the other of the source and drain regions, extends onto the gate electrode top and contacts the first insulating sidewall spacer. A second capping layer may be formed on the second pad, opposite the substrate, to define a second capping layer sidewall on the first capping layer. A second insulating sidewall spacer may be formed on the second pad sidewall and on the second capping layer sidewall. Apertures may be formed in the capping layer and in the second capping layer to expose the first pad and the second pad, respectively. A storage capacitor may be electrically connected to the first pad and a bit line may be electrically connected to the second pad. By forming the first and second pads of separate layers in separate steps, and by separating the pads by an insulating sidewall spacer, process margins can be increased and reliability and yield can be increased.

    摘要翻译： 集成电路场效应晶体管包括由侧壁间隔物分离的接触焊盘。 电接触间隔开的源极和漏极区域之一的第一焊盘延伸到栅电极顶部上，以在栅电极顶部上限定第一焊盘侧壁。 第一衬垫上的第一覆盖层限定第一衬垫上的第一覆盖层侧壁。 在第一焊盘侧壁和第一覆盖层侧壁上形成第一绝缘侧壁间隔物。 电接触源极和漏极区域中的另一个的第二焊盘延伸到栅极电极顶部并接触第一绝缘侧壁间隔物。 第二覆盖层可以形成在第二焊盘上，与衬底相对，以在第一覆盖层上限定第二覆盖层侧壁。 第二绝缘侧壁间隔件可以形成在第二焊盘侧壁上和第二封盖层侧壁上。 孔可以形成在覆盖层和第二覆盖层中，以分别露出第一焊盘和第二焊盘。 存储电容器可以电连接到第一焊盘，并且位线可以电连接到第二焊盘。 通过在分离的步骤中形成单独层的第一和第二焊盘，并且通过用绝缘侧壁间隔物分离焊盘，可以提高工艺裕度，并且可以提高可靠性和产量。