公开(公告)号：US08289850B2

公开(公告)日：2012-10-16

申请号：US13241738

申请日：2011-09-23

申请人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

发明人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

IPC分类号： H04L12/28 ,  H04J1/16 ,  G08C15/00 ,  G06F11/00 ,  G01R31/08

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3243 ,  G06F13/42 ,  G06F15/17306 ,  Y02D10/151 ,  Y02D10/152 ,  Y02D10/171

摘要： An interconnect bandwidth throttler is disclosed. The interconnect bandwidth throttler turns off the interconnect, based on whether a maximum number of transactions has taken place within a predetermined throttle window. Both the maximum number of transactions and the throttle window are adjustable. Characteristics such as performance, thermal considerations, and average power are adjustable using the interconnect bandwidth throttler.

摘要翻译： 公开了一种互连带宽调节器。 基于在预定的节气门窗口内是否发生了最大数量的交易，互连带宽调节器关闭互连。 最大交易数量和油门窗口均可调。 使用互连带宽调节器可以调整性能，散热和平均功耗等特性。

公开(公告)号：US08050177B2

公开(公告)日：2011-11-01

申请号：US12060157

申请日：2008-03-31

申请人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

发明人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

IPC分类号： G01R31/08 ,  G06F11/00 ,  G08C15/00

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3243 ,  G06F13/42 ,  G06F15/17306 ,  Y02D10/151 ,  Y02D10/152 ,  Y02D10/171

摘要： An interconnect bandwidth throttler is disclosed. The interconnect bandwidth throttler turns off the interconnect, based on whether a maximum number of transactions has take place within a predetermined throttle window. Both the maximum number of transactions and the throttle window are adjustable.

摘要翻译： 公开了一种互连带宽调节器。 基于在预定的节气门窗口内是否发生最大数量的交易，互连带宽调节器关闭互连。 最大交易数量和油门窗口均可调。

公开(公告)号：US20120054387A1

公开(公告)日：2012-03-01

申请号：US13241738

申请日：2011-09-23

申请人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

发明人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

IPC分类号： G06F13/42

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3243 ,  G06F13/42 ,  G06F15/17306 ,  Y02D10/151 ,  Y02D10/152 ,  Y02D10/171

摘要： An interconnect bandwidth throttler is disclosed. The interconnect bandwidth throttler turns off the interconnect, based on whether a maximum number of transactions has taken place within a predetermined throttle window. Both the maximum number of transactions and the throttle window are adjustable. Characteristics such as performance, thermal considerations, and average power are adjustable using the interconnect bandwidth throttler.

摘要翻译： 公开了一种互连带宽调节器。 基于在预定的节气门窗口内是否发生了最大数量的交易，互连带宽调节器关闭互连。 最大交易数量和油门窗口均可调。 使用互连带宽调节器可以调整性能，散热和平均功耗等特性。

公开(公告)号：US20090248927A1

公开(公告)日：2009-10-01

申请号：US12060157

申请日：2008-03-31

申请人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

发明人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

IPC分类号： G06F13/42

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/3243 ,  G06F13/42 ,  G06F15/17306 ,  Y02D10/151 ,  Y02D10/152 ,  Y02D10/171

摘要： An interconnect bandwidth throttler is disclosed. The interconnect bandwidth throttler turns off the interconnect, based on whether a maximum number of transactions has take place within a predetermined throttle window. Both the maximum number of transactions and the throttle window are adjustable.

摘要翻译： 公开了一种互连带宽调节器。 基于在预定的节气门窗口内是否发生最大数量的交易，互连带宽调节器关闭互连。 最大交易数量和油门窗口均可调。

公开(公告)号：US20140108684A1

公开(公告)日：2014-04-17

申请号：US13649995

申请日：2012-10-11

申请人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

发明人： Lance Hacking ,  Ramana Rachakonda ,  Belliappa Kuttanna ,  Rajesh Patel

IPC分类号： G06F13/14

CPC分类号： G06F13/14 ,  G06F1/3206 ,  G06F1/324 ,  G06F1/3243 ,  Y02D10/126 ,  Y02D10/152

摘要： An interconnect bandwidth throttler is disclosed. The interconnect bandwidth throttler turns off the interconnect, based on whether a maximum number of transactions has taken place within a predetermined throttle window. Both the maximum number of transactions and the throttle window are adjustable. Characteristics such as performance, thermal considerations, and average power are adjustable using the interconnect bandwidth throttler.

摘要翻译： 公开了一种互连带宽调节器。 基于在预定的节气门窗口内是否发生了最大数量的交易，互连带宽调节器关闭互连。 最大交易数量和油门窗口均可调。 使用互连带宽调节器可以调整性能，散热和平均功耗等特性。

公开(公告)号：US20150186232A1

公开(公告)日：2015-07-02

申请号：US14141099

申请日：2013-12-26

申请人： Jeremy Conner ,  Sabar Souag ,  Karunakara Kotary ,  Victor Ruybalid ,  Noel Eck ,  Ramana Rachakonda ,  Sankaran Menon ,  Lance Hacking

发明人： Jeremy Conner ,  Sabar Souag ,  Karunakara Kotary ,  Victor Ruybalid ,  Noel Eck ,  Ramana Rachakonda ,  Sankaran Menon ,  Lance Hacking

IPC分类号： G06F11/22 ,  G06F11/26

CPC分类号： G06F11/2268 ,  G06F11/26 ,  G06F11/3024 ,  G06F11/3082 ,  G06F11/3086 ,  G06F11/3476 ,  G06F11/3656 ,  G06F2201/835 ,  G06F2201/865

摘要： Techniques of debugging a computing system are described herein. The techniques may include generating debug data at agents in the computing system. The techniques may include recording the debug data at a storage element, wherein the storage element is disposed in a non-core portion of the circuit interconnect accessible to the agents.

摘要翻译： 这里描述了调试计算系统的技术。 这些技术可以包括在计算系统中的代理处生成调试数据。 这些技术可以包括将调试数据记录在存储元件处，其中存储元件设置在代理可访问的电路互连的非核心部分中。

公开(公告)号：US20090172429A1

公开(公告)日：2009-07-02

申请号：US11967920

申请日：2007-12-31

申请人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K. Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

发明人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K. Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

IPC分类号： G06F1/26

CPC分类号： G06F1/3203

摘要： In some embodiments, a power up (or power mode) interface is provided whereby a chip's power up signals are encoded into multiple states to provide more functions than the number of signals used to define the states.

摘要翻译： 在一些实施例中，提供上电（或功率模式）接口，由此芯片的上电信号被编码为多个状态以提供比用于定义状态的信号的数量更多的功能。

公开(公告)号：US07877619B2

公开(公告)日：2011-01-25

申请号：US11967920

申请日：2007-12-31

申请人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

发明人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

IPC分类号： G06F1/26 ,  G06F1/00

CPC分类号： G06F1/3203

摘要： In some embodiments, a power up (or power mode) interface is provided whereby a chip's power up signals are encoded into multiple states to provide more functions than the number of signals used to define the states.

摘要翻译： 在一些实施例中，提供上电（或功率模式）接口，由此芯片的上电信号被编码为多个状态以提供比用于定义状态的信号的数量更多的功能。

公开(公告)号：US20130339789A1

公开(公告)日：2013-12-19

申请号：US13526211

申请日：2012-06-18

申请人： Sankaran M. Menon ,  Sridhar K. Valluru ,  Ramana Rachakonda

发明人： Sankaran M. Menon ,  Sridhar K. Valluru ,  Ramana Rachakonda

IPC分类号： G06F11/273

CPC分类号： G06F11/3656 ,  G06F11/267

摘要： Methods and apparatus for output of high-bandwidth debug data/traces in electronic devices using embedded high-speed debug port(s). Debug data is received from multiple blocks and buffered in a buffer. The buffer's output is operatively coupled to one or more high-speed serial I/O interfaces via muxing logic during debug test operations. The buffered data is encoded as serialized data and sent over the one or more high-speed serial I/O interfaces to a logic device that receives serialized data and de-serializes it to generate parallel debug data that is provided to a debugger. The buffer may be configured as a bandwidth-adapting buffer that facilitates transfer of debug data that is received at a variable combined data rate outbound via the one or more high-speed serial I/O interfaces at a data rate corresponding to the bandwidth of the serial I/O interfaces.

摘要翻译： 在使用嵌入式高速调试端口的电子设备中输出高带宽调试数据/迹线的方法和装置。 调试数据从多个块接收并缓冲在缓冲区中。 缓冲器的输出在调试测试操作期间通过复用逻辑可操作地耦合到一个或多个高速串行I / O接口。 缓冲数据被编码为串行数据，并通过一个或多个高速串行I / O接口发送到接收串行化数据并将其解串行化以生成提供给调试器的并行调试数据的逻辑设备。 缓冲器可以被配置为带宽适配缓冲器，其有助于传输以通过一个或多个高速串行I / O接口以可变组合数据速率出站的调制数据的传输，数据速率是对应于 串行I / O接口。

公开(公告)号：US20130339790A1

公开(公告)日：2013-12-19

申请号：US13834134

申请日：2013-03-15

申请人： Sankaran M. Menon ,  Rajendra S. Yavatkar ,  Eyal Dolev ,  Sridhar Valluru ,  Ramana Rachakonda

发明人： Sankaran M. Menon ,  Rajendra S. Yavatkar ,  Eyal Dolev ,  Sridhar Valluru ,  Ramana Rachakonda

IPC分类号： G06F11/27

CPC分类号： G06F11/27 ,  G06F11/2733 ,  G06F11/36 ,  G06F11/3656

摘要： A system and method for a common unified debug architecture for integrated circuits and System on Chips (SoCs) are provided. A system consistent with the present disclosure may comprise of an integrated circuit or SoC which includes a display port, plurality of logic blocks, and debug logic. The debug logic may receive debug data from one or more of the plurality of logic blocks in response to the integrated circuit or SoC operating in a debug mode. In addition, control logic coupled to the debug logic. The control logic provides display data to the display port in response to the integrated circuit operating in an operational mode. The control logic further directs high-speed debug data to the display port in response to the integrated circuit or SoC operating in the debug mode. The high-speed debug data is to be based on the debug data.

摘要翻译： 提供了一种用于集成电路和片上系统（SoC）的通用统一调试架构的系统和方法。 与本公开一致的系统可以包括集成电路或SoC，其包括显示端口，多个逻辑块和调试逻辑。 响应于以调试模式操作的集成电路或SoC，调试逻辑可以从多个逻辑块中的一个或多个接收调试数据。 另外，控制逻辑耦合到调试逻辑。 响应于在操作模式下操作的集成电路，控制逻辑向显示端口提供显示数据。 响应于在调试模式下操作的集成电路或SoC，控制逻辑还将高速调试数据引导到显示端口。 高速调试数据将基于调试数据。