公开(公告)号：US20110154090A1

公开(公告)日：2011-06-23

申请号：US12644989

申请日：2009-12-22

申请人： Martin G. Dixon ,  Jeremy J. Shrall ,  Rajesh S. Parthasarathy

发明人： Martin G. Dixon ,  Jeremy J. Shrall ,  Rajesh S. Parthasarathy

IPC分类号： G06F1/14

CPC分类号： G06F1/14 ,  G06F11/1658

摘要： In one embodiment, the present invention includes a method for recording a time stamp counter (TSC) value of a first TSC counter of a processor before a system suspension, accessing the stored TSC value after the system suspension, and directly updating a thread offset value associated with a first thread executing on a first core of the processor with the stored TSC value, without performing a synchronization between a plurality of cores of the processor. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括在系统暂停之前记录处理器的第一TSC计数器的时间戳计数器（TSC）值的方法，在系统暂停之后访问存储的TSC值，并直接更新线程偏移值 与在所述处理器的第一核心上执行的具有所存储的TSC值的第一线程相关联，而不执行所述处理器的多个核心之间的同步。 描述和要求保护其他实施例。

公开(公告)号：US08700943B2

公开(公告)日：2014-04-15

申请号：US12644989

申请日：2009-12-22

申请人： Martin G. Dixon ,  Jeremy J. Shrall ,  Rajesh S. Parthasarathy

发明人： Martin G. Dixon ,  Jeremy J. Shrall ,  Rajesh S. Parthasarathy

IPC分类号： G06F1/12 ,  G06F15/16

CPC分类号： G06F1/14 ,  G06F11/1658

摘要： In one embodiment, the present invention includes a method for recording a time stamp counter (TSC) value of a first TSC counter of a processor before a system suspension, accessing the stored TSC value after the system suspension, and directly updating a thread offset value associated with a first thread executing on a first core of the processor with the stored TSC value, without performing a synchronization between a plurality of cores of the processor. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括在系统暂停之前记录处理器的第一TSC计数器的时间戳计数器（TSC）值的方法，在系统暂停之后访问存储的TSC值，并直接更新线程偏移值 与在所述处理器的第一核心上执行的具有所存储的TSC值的第一线程相关联，而不执行所述处理器的多个核心之间的同步。 描述和要求保护其他实施例。

公开(公告)号：US09606595B2

公开(公告)日：2017-03-28

申请号：US13994065

申请日：2011-12-30

申请人： Ankush Varma ,  Jeremy J. Shrall ,  Krishnakanth Venkata Sistla ,  Avinash N. Ananthakrishnan ,  Vivek Garg ,  Christopher A. Poirier, Sr. ,  Martin T. Rowland ,  Edward R. Stanford

发明人： Ankush Varma ,  Jeremy J. Shrall ,  Krishnakanth Venkata Sistla ,  Avinash N. Ananthakrishnan ,  Vivek Garg ,  Christopher A. Poirier, Sr. ,  Martin T. Rowland ,  Edward R. Stanford

IPC分类号： G06F1/26 ,  G06F1/32 ,  G06F11/30

CPC分类号： G06F1/26 ,  G06F1/32 ,  G06F1/3206 ,  G06F1/3293 ,  G06F1/3296 ,  G06F11/3024 ,  G06F11/3058

摘要： Dynamic runtime calibration of a processor with respect to a specific voltage regulator that powers the processor or a memory subsystem coupled to the processor can reduce or eliminate the need for guardbands in power management computations. The processor receives a current measurement from the voltage regulator and computes a calibration factor based on the measured value and a stored expected value. The calibration factor can be used in making power management decisions instead of adding the guardband to power readings. A manufacturer or distributor of the processor can compute the stored values with a controlled voltage supply that has a higher precision than typical commercial power supplies used in computing systems. The computed, stored values indicate the expected value, which can be used to determine a calibration factor relative to a voltage regulator of an active system.

公开(公告)号：US09063727B2

公开(公告)日：2015-06-23

申请号：US13600666

申请日：2012-08-31

申请人： Xiuting C. Man ,  Michael N. Derr ,  Jay D. Schwartz ,  Stephen H. Gunther ,  Jeremy J. Shrall ,  Shaun M. Conrad ,  Avinash N. Ananthakrishan

发明人： Xiuting C. Man ,  Michael N. Derr ,  Jay D. Schwartz ,  Stephen H. Gunther ,  Jeremy J. Shrall ,  Shaun M. Conrad ,  Avinash N. Ananthakrishan

IPC分类号： G06F1/32 ,  G06F1/00 ,  G06F1/20

CPC分类号： G06F1/32 ,  G06F1/206 ,  G06F1/3206 ,  G06F1/324 ,  Y02D10/126

摘要： In an embodiment, a processor includes a first domain with at least one core to execute instructions and a second domain coupled to the first domain and including at least one non-core circuit. These domains can operate at independent frequencies, and a power control unit coupled to the domains may include a thermal logic to cause a reduction in a frequency of the first domain responsive to occurrence of a thermal event in the second domain. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括具有至少一个核的执行指令的第一域和耦合到第一域并且包括至少一个非核心电路的第二域。 这些域可以在独立频率下操作，并且耦合到域的功率控制单元可以包括热逻辑，以响应于第二域中的热事件的发生而引起第一域的频率的降低。 描述和要求保护其他实施例。

公开(公告)号：US09026815B2

公开(公告)日：2015-05-05

申请号：US13282947

申请日：2011-10-27

申请人： Avinash N. Ananthakrishnan ,  Efraim Rotem ,  Doron Rajwan ,  Jeremy J. Shrall ,  Eric C. Samson ,  Eliezer Wiessmann ,  Ryan Wells

发明人： Avinash N. Ananthakrishnan ,  Efraim Rotem ,  Doron Rajwan ,  Jeremy J. Shrall ,  Eric C. Samson ,  Eliezer Wiessmann ,  Ryan Wells

IPC分类号： G06F1/26 ,  G06F1/32 ,  G06F13/14

CPC分类号： G06F1/324 ,  G06F1/26 ,  G06F1/30 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3243 ,  G06F13/14 ,  Y02D10/126

摘要： In one embodiment, the present invention includes a method for determining that a non-core domain of a multi-domain processor is not operating at a frequency requested by the non-core domain, sending a request from the non-core domain to a power controller to reduce a frequency of a core domain of the multi-domain processor, and responsive to the request, reducing the core domain frequency. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于确定多域处理器的非核心域不以非核域所请求的频率操作的方法，将来自非核心域的请求发送到功率 控制器降低多域处理器核心域的频率，并响应请求，降低核心域频率。 描述和要求保护其他实施例。

公开(公告)号：US20150095666A1

公开(公告)日：2015-04-02

申请号：US14039193

申请日：2013-09-27

申请人： Avinash N. Ananthakrishnan ,  Stephen H. Gunther ,  Jeremy J. Shrall

发明人： Avinash N. Ananthakrishnan ,  Stephen H. Gunther ,  Jeremy J. Shrall

IPC分类号： G06F1/26

CPC分类号： G06F1/3206 ,  G06F1/206 ,  G06F1/26 ,  G06F1/3203 ,  G06F1/3212 ,  G06F1/324 ,  G06F11/3024 ,  G06F11/3058 ,  Y02D10/126 ,  Y02D10/174

摘要： In an embodiment, a processor includes at least one core to execute instructions and a power controller coupled to the core. The power controller may include a power envelope control logic to receive a plurality of power envelope parameters and to enable a power consumption level of the processor to exceed a power burst threshold for a portion of a time window. This portion may be determined according to a length of the time window and a duty cycle, where the power envelope parameters are programmed for a system including the processor and include the power burst threshold, the time window, and the duty cycle. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括执行指令的至少一个核心和耦合到核心的功率控制器。 功率控制器可以包括功率包络控制逻辑以接收多个功率包络参数，并且使得处理器的功率消耗水平能够超过时间窗口的一部分的功率突发阈值。 该部分可以根据时间窗口的长度和占空比来确定，其中功率包络参数被编程用于包括处理器的系统，并且包括功率脉冲串阈值，时间窗口和占空比。 描述和要求保护其他实施例。

公开(公告)号：US08912830B2

公开(公告)日：2014-12-16

申请号：US13976693

申请日：2012-03-28

申请人： Shaun M. Conrad ,  Jeremy J. Shrall

发明人： Shaun M. Conrad ,  Jeremy J. Shrall

IPC分类号： H03L7/06 ,  G06F1/32 ,  H03L7/00 ,  H03K3/012

CPC分类号： H03K3/012 ,  G06F1/324 ,  G06F1/3243 ,  H03L7/00 ,  Y02D10/126 ,  Y02D10/152

摘要： A method and apparatus for atomic frequency and voltage changes in the processor. In one embodiment of the invention, the atomic frequency and voltage changes in the processor is feasible due to the enabling technology of fully integrated voltage regulators (FIVR) that are integrated in the processor. FIVR allows independent configuration of each core in the processor and the configuration includes, but is not limited to, voltage setting, frequency setting, clock setting and other parameters that affects the power consumption of each core.

摘要翻译： 一种处理器中原子频率和电压变化的方法和装置。 在本发明的一个实施例中，由于集成在处理器中的完全集成的稳压器（FIVR）的使能技术，处理器中的原子频率和电压变化是可行的。 FIVR允许处理器中每个核心的独立配置，并且配置包括但不限于影响每个核心的功耗的电压设置，频率设置，时钟设置和其他参数。

公开(公告)号：US20140159785A1

公开(公告)日：2014-06-12

申请号：US13976693

申请日：2012-03-28

申请人： Shaun M. Conrad ,  Jeremy J. Shrall

发明人： Shaun M. Conrad ,  Jeremy J. Shrall

IPC分类号： H03K3/012 ,  H03L7/00

CPC分类号： H03K3/012 ,  G06F1/324 ,  G06F1/3243 ,  H03L7/00 ,  Y02D10/126 ,  Y02D10/152

摘要： A method and apparatus for atomic frequency and voltage changes in the processor. In one embodiment of the invention, the atomic frequency and voltage changes in the processor is feasible due to the enabling technology of fully integrated voltage regulators (FIVR) that are integrated in the processor. FIVR allows independent configuration of each core in the processor and the configuration includes, but is not limited to, voltage setting, frequency setting, clock setting and other parameters that affects the power consumption of each core.

摘要翻译： 一种处理器中原子频率和电压变化的方法和装置。 在本发明的一个实施例中，由于集成在处理器中的完全集成稳压器（FIVR）的使能技术，处理器中的原子频率和电压变化是可行的。 FIVR允许处理器中每个核心的独立配置，并且配置包括但不限于影响每个核心的功耗的电压设置，频率设置，时钟设置和其他参数。

公开(公告)号：US20180060085A1

公开(公告)日：2018-03-01

申请号：US15252529

申请日：2016-08-31

申请人： Avinash N. Ananthakrishnan ,  Jeremy J. Shrall ,  Anupama Suryanarayanan ,  Ameya Ambardekar ,  Craig Topper ,  Eric R. Heit ,  Joseph M. Alberts

发明人： Avinash N. Ananthakrishnan ,  Jeremy J. Shrall ,  Anupama Suryanarayanan ,  Ameya Ambardekar ,  Craig Topper ,  Eric R. Heit ,  Joseph M. Alberts

IPC分类号： G06F9/44 ,  G06F12/0897 ,  G06F12/0875 ,  G06F12/084 ,  G06F12/0842 ,  G06F1/28

摘要： In one embodiment, a processor includes a plurality of cores and a power controller. This power controller in turn may include a voltage ramp logic to pre-empt a voltage ramp of a voltage regulator from a first voltage to a second voltage, responsive to a request for a second core to exit a low power state. Other embodiments are described and claimed.

公开(公告)号：US20140189225A1

公开(公告)日：2014-07-03

申请号：US13729833

申请日：2012-12-28

申请人： Shaun M. Conrad ,  Stephen H. Gunther ,  Jeremy J. Shrall ,  Anant S. Deval ,  Sanjeev S. Jahagirdar

发明人： Shaun M. Conrad ,  Stephen H. Gunther ,  Jeremy J. Shrall ,  Anant S. Deval ,  Sanjeev S. Jahagirdar

IPC分类号： G06F1/32 ,  G11C7/10

CPC分类号： G06F1/3296 ,  G06F1/3243 ,  Y02D10/152 ,  Y02D10/172

摘要： In an embodiment, a processor includes a first processor core, a second processor core, a first voltage regulator to provide a first voltage to the first processor core with a first active value when the first processor core is active, and a second voltage regulator to provide a second voltage to the second processor core with a second active value when the second processor core is active. Responsive to a request to place the first processor core in a first low power state with an associated first low power voltage value, the first voltage regulator is to reduce the first voltage to a second low power voltage value that is less than the first low power voltage value, independent of the second voltage regulator. First data stored in a first register of the first processor core is retained at the second low power value. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括第一处理器核心，第二处理器核心，第一电压调节器，以在第一处理器核心活动时向第一处理器核心提供具有第一有效值的第一电压;以及第二电压调节器， 当第二处理器核心活动时，向第二处理器核心提供具有第二有效值的第二电压。 响应于将第一处理器核放置在具有相关联的第一低功率电压值的第一低功率状态的请求，第一电压调节器将第一电压降低到小于第一低功率电压的第二低功率电压值 电压值，独立于第二电压调节器。 存储在第一处理器核心的第一寄存器中的第一数据保持在第二低功率值。 描述和要求保护其他实施例。