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    Vertical and lateral insulated-gate, field-effect transistors, systems and methods
    1.
    发明授权
    Vertical and lateral insulated-gate, field-effect transistors, systems and methods 失效
    垂直和横向绝缘栅，场效应晶体管，系统和方法

    公开(公告)号：US5272098A

    公开(公告)日：1993-12-21

    申请号：US952220

    申请日：1992-09-28

    申请人： Michael C. Smayling ,  James R. Todd ,  Louis Hutter

    发明人： Michael C. Smayling ,  James R. Todd ,  Louis Hutter

    IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/78 ,  H01L29/788 ,  H01L21/265

    CPC分类号： H01L29/66719 ,  H01L21/823456 ,  H01L29/66712 ,  H01L29/7809 ,  H01L29/7883 ,  Y10S148/126

    摘要： A field effect transistor (147) is formed in a region of a second semiconductor layer (171), having a first conductivity type. A tank region (196) of a second conductivity type opposite the first conductivity type is formed in the semiconductor region (171), and defines a tank area on the face of the semiconductor layer (171). A first highly doped region (276) formed to be of the first conductivity type is formed within the region (171) and to be spaced from the tank region (196). A gate insulator layer (218) is formed on at least one selected portion of the face, this selected portion including a portion of the tank area (196). A conductive gate (246) is formed on the gate insulator layer over the selected portion of the face. At least one second highly doped region (278) is formed at the face within the tank area to be of the first conductivity type, and to have at least one lateral edge self-aligned to a corresponding one of the lateral edges of the gate (246 ). The tank area forms a channel between the first highly doped region (276) and the second highly doped region (278).

    摘要翻译： 场效应晶体管（147）形成在具有第一导电类型的第二半导体层（171）的区域中。 在半导体区域（171）中形成与第一导电类型相反的第二导电类型的槽区（196），并且限定半导体层（171）的表面上的槽区。 形成为第一导电类型的第一高掺杂区域（276）形成在区域（171）内并且与罐区域（196）间隔开。 栅极绝缘体层（218）形成在面的至少一个选定部分上，该选定部分包括罐区域（196）的一部分。 导电栅极（246）形成在栅极绝缘体层上面的所选择的部分上。 至少一个第二高度掺杂区域（278）形成在罐区域内的面上以具有第一导电类型，并且具有至少一个与栅极的相应一个边缘自对准的侧边缘（278） 246）。 罐区域在第一高度掺杂区域（276）和第二高度掺杂区域（278）之间形成通道。

    Non-Uniformly Doped High Voltage Drain-Extended Transistor and Method of Manufacture Thereof
    4.
    发明申请
    Non-Uniformly Doped High Voltage Drain-Extended Transistor and Method of Manufacture Thereof 有权
    非均匀掺杂高压漏极扩展晶体管及其制造方法

    公开(公告)号：US20090124068A1

    公开(公告)日：2009-05-14

    申请号：US12357653

    申请日：2009-01-22

    申请人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    发明人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    IPC分类号： H01L21/425

    CPC分类号： H01L29/0847 ,  H01L21/266 ,  H01L27/0623 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835 ,  H01L2029/42388

    摘要： The present invention provides, in one embodiment, a transistor (100). The transistor (100) comprises a doped semiconductor substrate (105) and a gate structure (110) over the semiconductor substrate (105), the gate structure (110) having a gate corner (125). The transistor (100) also includes a drain-extended well (115) surrounded by the doped semiconductor substrate (105). The drain-extended well (115) has an opposite dopant type as the doped semiconductor substrate (105). The drain-extended well (115) also has a low-doped region (145) between high-doped regions (150), wherein an edge of the low-doped region (155) is substantially coincident with a perimeter (140) defined by the gate corner (125). Other embodiments of the present invention include a method of manufacturing a transistor (200) and an integrated circuit (300).

    摘要翻译： 本发明在一个实施例中提供一种晶体管（100）。 晶体管（100）包括半导体衬底（105）上方的掺杂半导体衬底（105）和栅极结构（110），栅极结构（110）具有栅极拐角（125）。 晶体管（100）还包括由掺杂半导体衬底（105）围绕的漏极扩展阱（115）。 漏极扩展阱（115）具有与掺杂半导体衬底（105）相反的掺杂剂类型。 漏极扩展阱（115）还在高掺杂区域（150）之间具有低掺杂区域（145），其中低掺杂区域（155）的边缘基本上与由 门角（125）。 本发明的其他实施例包括制造晶体管（200）和集成电路（300）的方法。

    Drain extended PMOS transistor with increased breakdown voltage
    5.
    发明授权
    Drain extended PMOS transistor with increased breakdown voltage 有权
    以增加的击穿电压漏极扩展PMOS晶体管

    公开(公告)号：US07262471B2

    公开(公告)日：2007-08-28

    申请号：US11047418

    申请日：2005-01-31

    申请人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    发明人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

    IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

    CPC分类号： H01L29/0847 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835

    摘要： A semiconductor device (102) that includes a drain extended PMOS transistor (CT1a) is provided, as well as fabrication methods (202) therefore. In forming the PMOS transistor, a drain (124) of the transistor is formed over a region (125) of a p-type upper epitaxial layer (106), where the region (125) of the p-type upper epitaxial layer (106) is sandwiched between a left P-WELL region (130a) and a right P-WELL region (130b) formed within the p-type upper epitaxial layer (106). The p-type upper epitaxial layer (106) is formed over a semiconductor body (104) that has an n-buried layer (108) formed therein. This arrangement serves to increase the breakdown voltage (BVdss) of the drain extended PMOS transistor.

    摘要翻译： 提供了包括漏极延伸PMOS晶体管（CT1a）的半导体器件（102），以及制造方法（202）。 在形成PMOS晶体管时，晶体管的漏极（124）形成在p型上部外延层（106）的区域（125）上，其中p型上部外延层（106）的区域（125） ）夹在形成在p型上部外延层（106）内的左P-WELL区域（130a）和右P-WELL区域（130b）之间。 p型上部外延层（106）形成在其上形成有n埋层（108）的半导体本体（104）上。 这种布置用于增加漏极延伸PMOS晶体管的击穿电压（BVdss）。

    Methods of fabricating high voltage devices
    7.
    发明授权
    Methods of fabricating high voltage devices 有权
    制造高压器件的方法

    公开(公告)号：US07208364B2

    公开(公告)日：2007-04-24

    申请号：US11154431

    申请日：2005-06-16

    申请人： Shanjen Pan ,  Sameer Pendharkar ,  Pinghai Hao ,  James R. Todd

    发明人： Shanjen Pan ,  Sameer Pendharkar ,  Pinghai Hao ,  James R. Todd

    IPC分类号： H01L21/8238

    CPC分类号： H01L27/0629 ,  H01L29/1083 ,  H01L29/402 ,  H01L29/66659 ,  H01L29/7835

    摘要： Methods of fabrication and devices include field plates formed during capacitor formation. Isolation structures are formed in a semiconductor substrate. Well regions are formed in the semiconductor substrate. Drain extension regions are formed in the well regions. A gate dielectric layer is formed over the device. A gate electrode layer is formed that serves as the gate electrode and a bottom capacitor plate. The gate electrode and the gate dielectric layer are patterned to form gate structures. Source and drain regions are formed within the well regions and the drain extension regions. A silicide blocking layer is formed that also serves as a capacitor dielectric. Field plates and a top capacitor plate are formed on the blocking layer.

    摘要翻译： 制造方法和器件包括在电容器形成期间形成的场板。 在半导体衬底中形成隔离结构。 在半导体衬底中形成阱区。 在阱区域中形成漏极延伸区域。 在器件上形成栅极电介质层。 形成用作栅电极和底电容器板的栅极电极层。 对栅极电极和栅极介电层进行图案化以形成栅极结构。 源区和漏区形成在阱区和漏极延伸区内。 形成也用作电容器电介质的硅化物阻挡层。 在阻挡层上形成场板和顶部电容器板。

    Isolated power transistor
    8.
    发明授权
    Isolated power transistor 失效
    隔离功率晶体管

    公开(公告)号：US5719423A

    公开(公告)日：1998-02-17

    申请号：US697661

    申请日：1996-08-28

    申请人： James R. Todd ,  David Cotton ,  Roy Clifton Jones, III

    发明人： James R. Todd ,  David Cotton ,  Roy Clifton Jones, III

    IPC分类号： H01L21/336 ,  H01L21/761 ,  H01L29/08 ,  H01L29/10 ,  H01L29/78 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113

    CPC分类号： H01L29/7816 ,  H01L21/761 ,  H01L29/1079 ,  H01L29/66659 ,  H01L29/66674 ,  H01L29/7801 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/0878

    摘要： A high current power transistor is provided that comprises a drain region that includes a highly-doped drain region (54) and a lightly-doped drain region (50). The channel region (52) is activated by a gate conductor (32). The channel region separates the lightly-doped drain region (50) from a D-well region (40). A sidewall insulator body (44) is used to form the lightly-doped drain region (50) and the lightly-doped drain region (54). The transistor is formed in an active region (20) which comprises a portion of an n-type epitaxial layer (12) formed outwardly from a p-type substrate (10). The isolation structures (14) and (16) as well as the epitaxial layer (12) provides for a transistor that can be used in both source follower and common source configurations.

    摘要翻译： 提供了一种高电流功率晶体管，其包括包括高掺杂漏极区（54）和轻掺杂漏极区（50）的漏极区。 通道区域（52）由栅极导体（32）激活。 沟道区域将轻掺杂漏区（50）与D阱区（40）分离。 侧壁绝缘体（44）用于形成轻掺杂漏极区（50）和轻掺杂漏极区（54）。 晶体管形成在有源区（20）中，该有源区（20）包括从p型衬底（10）向外形成的n型外延层（12）的一部分。 隔离结构（14）和（16）以及外延层（12）提供可用于源极跟随器和公共源配置的晶体管。

    Methods for fabricating low CHC degradation mosfet transistors
    10.
    发明授权
    Methods for fabricating low CHC degradation mosfet transistors 有权
    制造低CHC降解mosfet晶体管的方法

    公开(公告)号：US06803282B2

    公开(公告)日：2004-10-12

    申请号：US10020034

    申请日：2001-12-07

    申请人： Jozef D. Mitros ,  James R. Todd ,  Shanjen Pan ,  Tsutomu Kubota

    发明人： Jozef D. Mitros ,  James R. Todd ,  Shanjen Pan ,  Tsutomu Kubota

    IPC分类号： H01L218234

    CPC分类号： H01L21/823462 ,  H01L21/823418

    摘要： Methods and apparatus are disclosed for fabricating thick and thin gate oxide transistors in a semiconductor device, wherein lightly doped source/drain regions for the thick gate oxide transistors are formed using a threshold voltage adjust implant, and lightly doped source/drain regions for the thin gate oxide transistors are formed using an LDD implant. The use of threshold voltage implantation to form the lightly doped source/drain regions for the thick gate oxide transistors allows lower dopant concentrations therein compared with the thin gate oxide transistors without the need for separate LDD implantation processing for transistors of different gate oxide thicknesses.

    摘要翻译： 公开了用于在半导体器件中制造厚和薄栅极氧化物晶体管的方法和装置，其中使用阈值电压调整注入形成用于厚栅极氧化物晶体管的轻掺杂源极/漏极区域，以及用于薄的栅极氧化物薄层的轻掺杂源极/漏极区域 使用LDD植入物形成栅极氧化物晶体管。 使用阈值电压注入形成厚栅极氧化物晶体管的轻掺杂源极/漏极区域，与薄栅极氧化物晶体管相比允许较低的掺杂剂浓度，而不需要对不同栅极氧化物厚度的晶体管进行单独的LDD注入处理。