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    Memory controller, memory circuit and memory system with a memory controller and a memory circuit
    1.
    发明授权
    Memory controller, memory circuit and memory system with a memory controller and a memory circuit 有权
    存储器控制器，存储器电路和具有存储器控制器和存储器电路的存储器系统

    公开(公告)号：US07802166B2

    公开(公告)日：2010-09-21

    申请号：US11535961

    申请日：2006-09-27

    申请人： Aaron John Nygren ,  Thomas Hein ,  Martin Maier ,  Otto Schumacher

    发明人： Aaron John Nygren ,  Thomas Hein ,  Martin Maier ,  Otto Schumacher

    IPC分类号： H03M13/00

    CPC分类号： G06F13/1668 ,  G06F11/1004

    摘要： Methods and apparatus for adjusting a phase difference between clock signals. A first clock signal at a memory controller is adjusted relative to a clock second signal at a memory device. In one embodiment, data is transferred to the memory device according to the first clock signal, which has a predetermined phase relationship with second clock signal. Data received at the memory device is sampled at the memory device according to the second clock signal. Analysis is done of the data on the memory controller and of the received data on the memory circuit. On the basis of the analysis, an adjustment may be made to the phase relationship.

    摘要翻译： 用于调整时钟信号之间的相位差的方法和装置。 存储器控制器处的第一时钟信号相对于存储器件处的时钟第二信号进行调整。 在一个实施例中，根据与第二时钟信号具有预定相位关系的第一时钟信号将数据传送到存储器件。 根据第二时钟信号，在存储器件处接收到的数据在存储器件中被采样。 对存储器控制器上的数据和存储器电路上的接收数据进行分析。 在分析的基础上，可以对相位关系进行调整。

    MEMORY CONTROLLER, MEMORY CIRCUIT AND MEMORY SYSTEM WITH A MEMORY CONTROLLER AND A MEMORY CIRCUIT
    5.
    发明申请
    MEMORY CONTROLLER, MEMORY CIRCUIT AND MEMORY SYSTEM WITH A MEMORY CONTROLLER AND A MEMORY CIRCUIT 有权
    存储器控制器，存储器电路和具有存储器控制器和存储器电路的存储器系统

    公开(公告)号：US20080126843A1

    公开(公告)日：2008-05-29

    申请号：US11535961

    申请日：2006-09-27

    申请人： Aaron John Nygren ,  Thomas Hein ,  Martin Maier ,  Otto Schumacher

    发明人： Aaron John Nygren ,  Thomas Hein ,  Martin Maier ,  Otto Schumacher

    IPC分类号： G06F11/08

    CPC分类号： G06F13/1668 ,  G06F11/1004

    摘要： Methods and apparatus for adjusting a phase difference between clock signals. A first clock signal at a memory controller is adjusted relative to a clock second signal at a memory device. In one embodiment, data is transferred to the memory device according to the first clock signal, which has a predetermined phase relationship with second clock signal. Data received at the memory device is sampled at the memory device according to the second clock signal. Analysis is done of the data on the memory controller and of the received data on the memory circuit. On the basis of the analysis, an adjustment may be made to the phase relationship.

    摘要翻译： 用于调整时钟信号之间的相位差的方法和装置。 存储器控制器处的第一时钟信号相对于存储器件处的时钟第二信号进行调整。 在一个实施例中，根据与第二时钟信号具有预定相位关系的第一时钟信号将数据传送到存储器件。 根据第二时钟信号，在存储器件处接收到的数据在存储器件中被采样。 对存储器控制器上的数据和存储器电路上的接收数据进行分析。 在分析的基础上，可以对相位关系进行调整。

    MULTI MASTER DRAM ARCHITECTURE
    7.
    发明申请
    MULTI MASTER DRAM ARCHITECTURE 有权
    多主体DRAM架构

    公开(公告)号：US20100077157A1

    公开(公告)日：2010-03-25

    申请号：US12235063

    申请日：2008-09-22

    申请人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    发明人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    IPC分类号： G06F12/00 ,  G06F13/14

    CPC分类号： G06F13/1605 ,  G06F13/1684 ,  Y02D10/14

    摘要： Embodiments of the invention provide a memory device that may be accessed by a plurality of controllers or processor cores via respective ports of the memory device. Each controller may be coupled to a respective port of the memory device via a data bus. Each port of the memory device may be associated a predefined section of memory, thereby giving each controller access to a distinct section of memory without interference from other controllers. A common command/address bus may couple the plurality of controllers to the memory device. Each controller may assert an active signal on a memory access control bus to gain access to the command/address bus to initiate a memory access. In some embodiments, the memory device may be a package comprising a plurality of stacked memory dies.

    摘要翻译： 本发明的实施例提供一种存储器件，其可以经由存储器件的相应端口被多个控制器或处理器核存取。 每个控制器可以经由数据总线耦合到存储器设备的相应端口。 存储器设备的每个端口可以与存储器的预定义部分相关联，从而使每个控制器访问不同部分的存储器，而不受其他控制器的干扰。 公共命令/地址总线可以将多个控制器耦合到存储器设备。 每个控制器可以在存储器访问控制总线上断言有效信号以获得对命令/地址总线的访问以启动存储器访问。 在一些实施例中，存储器件可以是包括多个堆叠的存储器管芯的封装。

    Method and system including plural memory controllers and a memory access control bus for accessing a memory device
    9.
    发明授权
    Method and system including plural memory controllers and a memory access control bus for accessing a memory device 有权
    包括多个存储器控制器和用于访问存储器件的存储器访问控制总线的方法和系统

    公开(公告)号：US08495310B2

    公开(公告)日：2013-07-23

    申请号：US12235063

    申请日：2008-09-22

    申请人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    发明人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    IPC分类号： G06F13/36 ,  G06F13/16

    CPC分类号： G06F13/1605 ,  G06F13/1684 ,  Y02D10/14

    摘要： A system and method utilize a memory device that may be accessed by a plurality of controllers or processor cores via respective ports of the memory device. Each controller may be coupled to a respective port of the memory device via a data bus. Each port of the memory device may be associated with a predefined section of memory, thereby giving each controller access to a distinct section of memory without interference from other controllers. A common command/address bus may couple the plurality of controllers to the memory device. Each controller may assert an active signal on a memory access control bus to gain access to the command/address bus to initiate a memory access. In some embodiments, a plurality of memory devices may be arranged in a memory package in a stacked die memory configuration.

    摘要翻译： 系统和方法利用可以经由存储器件的相应端口被多个控制器或处理器核心访问的存储器件。 每个控制器可以经由数据总线耦合到存储器设备的相应端口。 存储器设备的每个端口可以与存储器的预定义部分相关联，从而使每个控制器访问不同部分的存储器，而不受其他控制器的干扰。 公共命令/地址总线可以将多个控制器耦合到存储器设备。 每个控制器可以在存储器访问控制总线上断言有效信号以获得对命令/地址总线的访问以启动存储器访问。 在一些实施例中，多个存储器件可以以堆叠的存储器配置布置在存储器封装中。