公开(公告)号：US06995376B2

公开(公告)日：2006-02-07

申请号：US10604204

申请日：2003-07-01

申请人： Peter E. Cottrell ,  Robert H. Dennard ,  Edward J. Nowak ,  Norman J. Rohrer

发明人： Peter E. Cottrell ,  Robert H. Dennard ,  Edward J. Nowak ,  Norman J. Rohrer

IPC分类号： G01T1/24

CPC分类号： H01L31/1113

摘要： A radiation detector formed using silicon-on-insulator technology. The radiation detector includes a silicon layer formed on an insulating substrate, wherein the silicon layer includes a PNPN structure, and a gate layer formed over the PNPN structure, wherein the gate layer includes a PN gate. Latch-up occurs in the radiation detector only in response to incident radiation.

摘要翻译： 使用绝缘体上硅技术形成的放射线检测器。 放射线检测器包括形成在绝缘基板上的硅层，其中硅层包括PNPN结构，以及形成在PNPN结构上的栅极层，其中栅极层包括PN栅极。 仅在响应入射辐射的情况下，在辐射探测器中发生锁定。

公开(公告)号：US06580293B1

公开(公告)日：2003-06-17

申请号：US09683325

申请日：2001-12-14

申请人： Kerry Bernstein ,  Peter E. Cottrell ,  Stephen V. Kosonocky ,  David Meltzer ,  Edward J. Nowak ,  Kevin J. Nowka ,  Norman J. Rohrer

发明人： Kerry Bernstein ,  Peter E. Cottrell ,  Stephen V. Kosonocky ,  David Meltzer ,  Edward J. Nowak ,  Kevin J. Nowka ,  Norman J. Rohrer

IPC分类号： H03K19096

CPC分类号： H03K19/1737 ,  H03K3/356113 ,  H03K19/0963

摘要： A differential logic circuit (20, 120, 220, 320, 420 and 520) designed to ensure stability of the output of the circuit. The logic circuit includes a differential load structure (22, 122, 222, 322, 422) that is connected to evaluate transistors (50, 52, 54, 56). In several embodiments, the outputs of the load transistors (30, 32) in the differential load structure are connected to the bodies of the evaluate transistors. In the other embodiments, the outputs of the load transistors in the differential structure are connected to one of the gates of a double-gated evaluate transistors. Level-shifting output buffers (160, 178) are used in connection with the embodiments of the invention that do not include double-gated evaluate transistors.

摘要翻译： 设计用于确保电路输出的稳定性的差分逻辑电路（20,120,220,320,420和520）。 逻辑电路包括被连接以评估晶体管（50,52,54,56）的差分负载结构（22,122,222,322,422）。 在几个实施例中，差分负载结构中的负载晶体管（30,32）的输出连接到评估晶体管的主体。 在其他实施例中，差分结构中的负载晶体管的输出连接到双门控评估晶体管的栅极之一。 结合本发明的不包括双门控评估晶体管的实施例，使用电平移位输出缓冲器（160,178）。

公开(公告)号：US06577178B1

公开(公告)日：2003-06-10

申请号：US10064504

申请日：2002-07-23

申请人： Kerry Bernstein ,  Peter E. Cottrell ,  Edward J. Nowak ,  Norman J. Rohrer ,  Douglas W. Stout

发明人： Kerry Bernstein ,  Peter E. Cottrell ,  Edward J. Nowak ,  Norman J. Rohrer ,  Douglas W. Stout

IPC分类号： H03K1730

CPC分类号： H03K19/00361 ,  H03K19/0948

摘要： A circuit includes a resistance-capacitance (RC) structure connected to a first set of transistors and a second set of transistors that perform the same logical function as the first set of transistors. The first set of transistors have thinner gate oxides than the second set of transistors. The RC structure drains an electric field from the first set of transistors, such that the first set of transistors are on only during initial transistor switching. In other words, the RC structure turns off the first set of transistors after transistor switching is completed. Also, the first set of transistors and the second set of transistors share common inputs and outputs. The first set of transistors exhibit higher tunneling currents than the second set of transistors. The thinner gate oxides of the first set of transistors cause the first set of transistors to exhibit higher device currents than the second set of transistors. The RC structure includes a capacitor connected to a gate of the first set of transistors and a resistor connected to the capacitor and to ground.

摘要翻译： 电路包括连接到第一组晶体管的电阻 - 电容（RC）结构和执行与第一组晶体管相同的逻辑功能的第二组晶体管。 第一组晶体管具有比第二组晶体管更薄的栅极氧化物。 RC结构从第一组晶体管引出电场，使得第一组晶体管仅在初始晶体管切换期间导通。 换句话说，在晶体管切换完成之后，RC结构关闭第一组晶体管。 此外，第一组晶体管和第二组晶体管共享公共输入和输出。 第一组晶体管表现出比第二组晶体管更高的隧穿电流。 第一组晶体管的较薄的栅极氧化物导致第一组晶体管表现出比第二组晶体管更高的器件电流。 RC结构包括连接到第一组晶体管的栅极的电容器和连接到电容器并接地的电阻器。

公开(公告)号：US06433372B1

公开(公告)日：2002-08-13

申请号：US09527863

申请日：2000-03-17

申请人： Eric Adler ,  Kerry Bernstein ,  John J. Ellis-Monaghan ,  Jenifer E. Lary ,  Edward J. Nowak ,  Norman J. Rohrer

发明人： Eric Adler ,  Kerry Bernstein ,  John J. Ellis-Monaghan ,  Jenifer E. Lary ,  Edward J. Nowak ,  Norman J. Rohrer

IPC分类号： H01L2972

CPC分类号： H01L29/66484

摘要： A multigated FET having reduced diffusion capacitance, self-compensating effective channel length, improved short channel effects control, and enhanced density. Forming the FET by providing a plurality of separated insulated gates on a substrate, including forming insulating material on at least four surfaces of each of the gates, forming a dielectric layer on the substrate between the insulated gates, depositing and planarizing a layer of conductive material on and between the insulated gates down to the insulating material on the top surface of the insulated gates, and implanting diffusion regions into the substrate, adjacent to and beneath a portion of two distal ones of the plurality of insulated gates.

摘要翻译： 具有减小的扩散电容，自补偿有效沟道长度，改进的短沟道效应控制和增强的密度的多重FET。 通过在衬底上设置多个分离的绝缘栅来形成FET，包括在每个栅极的至少四个表面上形成绝缘材料，在绝缘栅之间的衬底上形成介电层，沉积和平坦化导电材料层 绝缘栅极之间和之间以及绝缘栅极顶表面之间的绝缘材料，以及将多个绝缘栅极中的两个远端绝缘栅极的一部分附近并在下方的基底上注入扩散区域。

公开(公告)号：US06969859B2

公开(公告)日：2005-11-29

申请号：US10249872

申请日：2003-05-14

申请人： William A. Klaasen ,  Edward J. Nowak ,  Norman J. Rohrer

发明人： William A. Klaasen ,  Edward J. Nowak ,  Norman J. Rohrer

IPC分类号： G01T1/15 ,  G01T1/17 ,  G01T1/24

CPC分类号： G01T1/17

摘要： A radiation detecting system including a radiation detecting section having one or more radiation detecting circuits and a circuit adjustment section for adjusting other circuitry to be protected. Radiation detecting circuits are provided to detect a pulse of radiation and/or a total radiation dose accumulation.

摘要翻译： 一种辐射检测系统，包括具有一个或多个辐射检测电路的辐射检测部分和用于调节要被保护的其它电路的电路调整部分。 提供辐射检测电路以检测辐射脉冲和/或总辐射剂量累积。

公开(公告)号：US06191628B1

公开(公告)日：2001-02-20

申请号：US09224763

申请日：1999-01-04

申请人： Kerry Bernstein ,  Edward J. Nowak ,  Norman J. Rohrer

发明人： Kerry Bernstein ,  Edward J. Nowak ,  Norman J. Rohrer

IPC分类号： H03K512

CPC分类号： H03K19/00323 ,  H03K5/131 ,  H03K5/133 ,  H03K19/00361 ,  H03K2005/00071

摘要： A circuit for selectively controlling the slew rate of a signal on a data line. A capacitor is connected at one end to a common terminal of a power supply and to a switching circuit. The switching circuit advantageously connects the capacitor to the data line in response to a control pulse, capacitively loading the data line so that slew rate is decreased. When the control pulse assumes a different state, the capacitor is connected by the switching circuit to a terminal of a power supply, and acts as a decoupling capacitor. The dual role of the capacitor provides for efficient circuit layout by utilizing one component in two functions.

摘要翻译： 用于选择性地控制数据线上的信号的转换速率的电路。 电容器一端连接到电源的公共端子和开关电路。 开关电路有利地将电容器响应于控制脉冲连接到数据线，电容性地加载数据线，使得转换速率降低。 当控制脉冲处于不同状态时，电容器通过开关电路连接到电源的端子，并用作去耦电容器。 电容器的双重作用通过利用两个功能中的一个组件来提供有效的电路布局。

公开(公告)号：US08735990B2

公开(公告)日：2014-05-27

申请号：US11679869

申请日：2007-02-28

申请人： Brent A. Anderson ,  Robert H. Dennard ,  Mark C. Hakey ,  Edward J. Nowak

发明人： Brent A. Anderson ,  Robert H. Dennard ,  Mark C. Hakey ,  Edward J. Nowak

IPC分类号： H01L21/70 ,  H01L27/085 ,  H01L29/06

CPC分类号： H01L29/785 ,  H01L29/66795 ,  H01L29/7851

摘要： The embodiments of the invention provide a structure and method for a rad-hard FinFET or mesa. More specifically, a semiconductor structure is provided having at least one fin or mesa comprising a channel region on an isolation region. A doped substrate region is also provided below the fin, wherein the doped substrate region has a first polarity opposite a second polarity of the channel region. The isolation region contacts the doped substrate region. The structure further includes a gate electrode covering the channel region and at least a portion of the isolation region. The gate electrode comprises a lower portion below the channel region of the fin, wherein the lower portion of the gate electrode comprises a height that is at least one-half of a thickness of the fin.

摘要翻译： 本发明的实施例提供了一种用于Rad-hard FinFET或台面的结构和方法。 更具体地，提供了具有至少一个翅片或台面的半导体结构，其包括在隔离区域上的沟道区域。 掺杂衬底区域也设置在鳍片的下方，其中掺杂衬底区域具有与沟道区域的第二极性相反的第一极性。 隔离区域接触掺杂衬底区域。 该结构还包括覆盖沟道区域和隔离区域的至少一部分的栅电极。 栅极电极包括在鳍片的沟道区域下方的下部，其中栅电极的下部包括至少翅片厚度的二分之一的高度。

公开(公告)号：US20080203491A1

公开(公告)日：2008-08-28

申请号：US11679869

申请日：2007-02-28

申请人： Brent A. Anderson ,  Robert H. Dennard ,  Mark C. Hakey ,  Edward J. Nowak

发明人： Brent A. Anderson ,  Robert H. Dennard ,  Mark C. Hakey ,  Edward J. Nowak

IPC分类号： H01L23/552 ,  H01L21/336

CPC分类号： H01L29/785 ,  H01L29/66795 ,  H01L29/7851

摘要： The embodiments of the invention provide a structure and method for a rad-hard FinFET or mesa. More specifically, a semiconductor structure is provided having at least one fin or mesa comprising a channel region on an isolation region. A doped substrate region is also provided below the fin, wherein the doped substrate region has a first polarity opposite a second polarity of the channel region. The isolation region contacts the doped substrate region. The structure further includes a gate electrode covering the channel region and at least a portion of the isolation region. The gate electrode comprises a lower portion below the channel region of the fin, wherein the lower portion of the gate electrode comprises a height that is at least one-half of a thickness of the fin.

摘要翻译： 本发明的实施例提供了一种用于Rad-hard FinFET或台面的结构和方法。 更具体地，提供了具有至少一个翅片或台面的半导体结构，其包括在隔离区域上的沟道区域。 掺杂衬底区域也设置在鳍片的下方，其中掺杂衬底区域具有与沟道区域的第二极性相反的第一极性。 隔离区域接触掺杂衬底区域。 该结构还包括覆盖沟道区域和隔离区域的至少一部分的栅电极。 栅极电极包括在鳍片的沟道区域下方的下部，其中栅电极的下部包括至少翅片厚度的二分之一的高度。

公开(公告)号：US06646305B2

公开(公告)日：2003-11-11

申请号：US09915061

申请日：2001-07-25

申请人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L2701

CPC分类号： H01L27/1203 ,  H01L27/1104

摘要： A semiconductor memory device comprising: an SOI substrate having a thin silicon layer on top of a buried insulator; and an SRAM comprising four NFETs and two PFETs located in the thin silicon layer, each the NFET and PFET having a body region between a source region and a drain region, wherein the bodies of two of the NFETs are electrically connected to ground. Additionally, the bodies of the two PFETs are electrically connected to VDD.

摘要翻译： 一种半导体存储器件，包括：在衬底绝缘体的顶部上具有薄硅层的SOI衬底; 以及包括四个NFET和位于薄硅层中的两个PFET的SRAM，每个NFET和PFET具有在源极区域和漏极区域之间的主体区域，其中两个NFET的主体电连接到地。 另外，两个PFET的主体电连接到VDD。

公开(公告)号：US06940130B2

公开(公告)日：2005-09-06

申请号：US10687333

申请日：2003-10-16

申请人： Andres Bryant ,  Peter E. Cottrell ,  John J. Ellis-Monaghan ,  Robert J. Gauthier, Jr. ,  Edward J. Nowak ,  Jed H. Rankin ,  Fariborz Assaderaghi

发明人： Andres Bryant ,  Peter E. Cottrell ,  John J. Ellis-Monaghan ,  Robert J. Gauthier, Jr. ,  Edward J. Nowak ,  Jed H. Rankin ,  Fariborz Assaderaghi

IPC分类号： H01L21/336 ,  H01L29/786 ,  H01L27/01

CPC分类号： H01L29/66772 ,  H01L29/78615

摘要： A body contact structure utilizing an insulating structure between the body contact portion of the active area and the transistor portion of the active area is disclosed. In one embodiment, the present invention substitutes an insulator for at least a portion of the gate layer in the regions between the transistor and the body contact. In another embodiment, a portion of the gate layer is removed and replaced with an insulative layer in regions between the transistor and the body contact. In still another embodiment, the insulative structure is formed by forming multiple layers of gate dielectric between the gate and the body in regions between the transistor and the body contact. The body contact produced by these methods adds no significant gate capacitance to the gate.

摘要翻译： 公开了一种在有源区的主体接触部分和有源区的晶体管部分之间利用绝缘结构的体接触结构。 在一个实施例中，本发明将绝缘体替代晶体管和身体接触之间的区域中的栅极层的至少一部分。 在另一个实施例中，栅极层的一部分被去除并且在晶体管和身体接触之间的区域中被绝缘层替代。 在另一个实施例中，通过在晶体管和身体接触之间的区域中在栅极和主体之间形成多个栅极电介质层来形成绝缘结构。 通过这些方法产生的身体接触对栅极没有增加显着的栅极电容。