公开(公告)号：US08101480B1

公开(公告)日：2012-01-24

申请号：US12944774

申请日：2010-11-12

申请人： Seok-Hoon Kim ,  Chung-Geun Koh ,  Kwan-Yong Lim ,  Hyun-Jung Lee ,  Tae-Ouk Kwon ,  Sang-Bom Kang

发明人： Seok-Hoon Kim ,  Chung-Geun Koh ,  Kwan-Yong Lim ,  Hyun-Jung Lee ,  Tae-Ouk Kwon ,  Sang-Bom Kang

IPC分类号： H01L21/8238 ,  H01L21/02

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L27/10873 ,  H01L27/10894 ,  H01L29/7848

摘要： A method of forming a transistor induces stress in the channel region using a stress memorization technique (SMT). Impurities are implanted into a substrate adjacent a gate electrode structure to produce an amorphous region adjacent the channel region. The amorphous region is then recrystallized by forming a metal-oxide layer over the amorphous region, and then thermally treating the same. The crystallization creates compressive stress in the amorphous region. As a result, stress is induced in the channel region of the substrate located under the gate electrode structure.

摘要翻译： 晶体管的形成方法利用应力记忆技术（SMT）在沟道区域中产生应力。 将杂质注入邻近栅电极结构的衬底中以产生邻近沟道区的非晶区。 然后通过在无定形区域上形成金属氧化物层使非晶区域重结晶，然后对其进行热处理。 结晶在非晶区域产生压应力。 结果，在位于栅电极结构下方的衬底的沟道区域中产生应力。

公开(公告)号：US08633078B2

公开(公告)日：2014-01-21

申请号：US13240470

申请日：2011-09-22

申请人： Kwan-Yong Lim ,  Chung-Geun Koh ,  Sang-Bom Kang ,  Ui-Hui Kwon ,  Hyun-Jung Lee ,  Tae-Ouk Kwon ,  Seok-Hoon Kim

发明人： Kwan-Yong Lim ,  Chung-Geun Koh ,  Sang-Bom Kang ,  Ui-Hui Kwon ,  Hyun-Jung Lee ,  Tae-Ouk Kwon ,  Seok-Hoon Kim

IPC分类号： H01L21/336

CPC分类号： H01L29/66659 ,  H01L21/26506 ,  H01L21/26586 ,  H01L29/6659 ,  H01L29/7835 ,  H01L29/7847

摘要： A semiconductor device is formed with a gate pattern formed on a substrate, and a recrystallized region having a stacking fault defect in the substrate at one side of the gate pattern. The semiconductor device can have a reduced leakage current and improved channel conductivity.

摘要翻译： 半导体器件形成有形成在衬底上的栅极图案，以及在栅极图案一侧的衬底中具有层叠缺陷缺陷的再结晶区域。 半导体器件可以具有减小的漏电流和改善的沟道导电性。

公开(公告)号：US20120108023A1

公开(公告)日：2012-05-03

申请号：US13240470

申请日：2011-09-22

申请人： Kwan-Yong Lim ,  Chung-Geun Koh ,  Sang-Bom Kang ,  Ui-Hui Kwon ,  Hyun-Jung Lee ,  Tae-Ouk Kwon ,  Seok-Hoon Kim

发明人： Kwan-Yong Lim ,  Chung-Geun Koh ,  Sang-Bom Kang ,  Ui-Hui Kwon ,  Hyun-Jung Lee ,  Tae-Ouk Kwon ,  Seok-Hoon Kim

IPC分类号： H01L21/336

CPC分类号： H01L29/66659 ,  H01L21/26506 ,  H01L21/26586 ,  H01L29/6659 ,  H01L29/7835 ,  H01L29/7847

摘要： A semiconductor device is formed with a gate pattern formed on a substrate, and a recrystallized region having a stacking fault defect in the substrate at one side of the gate pattern. The semiconductor device can have a reduced leakage current and improved channel conductivity.

摘要翻译： 半导体器件形成有形成在衬底上的栅极图案，以及在栅极图案一侧的衬底中具有层叠缺陷缺陷的再结晶区域。 半导体器件可以具有减小的漏电流和改善的沟道导电性。

公开(公告)号：US20120135576A1

公开(公告)日：2012-05-31

申请号：US13242784

申请日：2011-09-23

申请人： Hyun-Jung Lee ,  Young-Pil Kim ,  Jin-Bum Kim ,  Sang-Bom Kang ,  Kwan-Yong Lim

发明人： Hyun-Jung Lee ,  Young-Pil Kim ,  Jin-Bum Kim ,  Sang-Bom Kang ,  Kwan-Yong Lim

IPC分类号： H01L21/336

CPC分类号： H01L29/66545 ,  H01L29/1054 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/78 ,  H01L29/7848 ,  H01L29/7849

摘要： Provided are a semiconductor device and a method of fabricating a semiconductor device. The method includes providing a substrate having a channel region; forming a gate structure, which comprises a dummy gate pattern, on the substrate; forming first and second trenches by recessing the substrate on both sides of the gate structure, respectively; forming a first semiconductor pattern in the first and second trenches; removing the dummy gate pattern to expose a portion of the channel region; forming a recessed channel region by recessing the portion of the channel region; and forming a second semiconductor pattern in the recessed region.

摘要翻译： 提供半导体器件和制造半导体器件的方法。 该方法包括提供具有沟道区的衬底; 在基板上形成包括虚拟栅极图案的栅极结构; 通过分别在栅极结构的两侧凹陷衬底来形成第一和第二沟槽; 在所述第一和第二沟槽中形成第一半导体图案; 去除伪栅极图案以暴露沟道区域的一部分; 通过使所述通道区域的所述部分凹陷来形成凹陷通道区域; 以及在凹陷区域中形成第二半导体图案。

公开(公告)号：US09190410B2

公开(公告)日：2015-11-17

申请号：US14466078

申请日：2014-08-22

申请人： Seung-Hun Lee ,  Byeong-Chan Lee ,  Sang-Bom Kang

发明人： Seung-Hun Lee ,  Byeong-Chan Lee ,  Sang-Bom Kang

IPC分类号： H01L21/70 ,  H01L27/092 ,  H01L21/8238 ,  H01L29/78 ,  H01L27/06 ,  H01L29/08 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L21/02

CPC分类号： H01L27/0922 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L27/0629 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/7843

摘要： A method of manufacturing a semiconductor device includes forming first and second gate structures on a substrate in first and second regions, respectively, forming a first capping layer on the substrate by a first high density plasma process, such that the first capping layer covers the first and second gate structures except for sidewalls thereof, removing a portion of the first capping layer in the first region, removing an upper portion of the substrate in the first region using the first gate structure as an etching mask to form a first trench, and forming a first epitaxial layer to fill the first trench.

摘要翻译： 一种制造半导体器件的方法包括分别在第一和第二区域的衬底上形成第一和第二栅极结构，通过第一高密度等离子体工艺在衬底上形成第一覆盖层，使得第一覆盖层覆盖第一 以及除了其侧壁之外的第二栅极结构，去除第一区域中的第一覆盖层的一部分，使用第一栅极结构去除第一区域中的衬底的上部，以形成第一沟槽，并形成 第一外延层，以填充第一沟槽。

公开(公告)号：US08748251B2

公开(公告)日：2014-06-10

申请号：US13528068

申请日：2012-06-20

申请人： Hoon-Joo Na ,  Hyung-Seok Hong ,  Sang-Bom Kang ,  Hyeok-Jun Son ,  June-Hee Lee ,  Jeong-Hee Han ,  Sang-Jin Hyun

发明人： Hoon-Joo Na ,  Hyung-Seok Hong ,  Sang-Bom Kang ,  Hyeok-Jun Son ,  June-Hee Lee ,  Jeong-Hee Han ,  Sang-Jin Hyun

IPC分类号： H01L21/8238 ,  H01L21/8234

CPC分类号： H01L29/4958 ,  H01L21/82345 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L27/0928 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/78

摘要： A method for manufacturing a semiconductor may include providing a substrate having first and second regions defined therein, forming an interlayer dielectric layer including first and second trenches formed in the first and second regions, respectively, and conformally forming a gate dielectric layer along a top surface of the interlayer dielectric layer, side and bottom surfaces of the first trench and side, and bottom surfaces of the second trench. An etch stop dielectric layer may be formed on the gate dielectric layer, a first metal layer may be formed to fill the first and second trenches, and the first metal layer in the first region may be removed using the etch stop dielectric layer as an etch stopper.

摘要翻译： 制造半导体的方法可以包括提供其中限定有第一和第二区域的基板，分别形成层间电介质层，该层间绝缘层包括分别形成在第一和第二区域中的第一和第二沟槽，并沿着顶表面保形地形成栅介电层 层间介质层，第一沟槽和侧面的侧表面和底表面以及第二沟槽的底表面。 可以在栅极介电层上形成蚀刻停止介电层，可以形成第一金属层以填充第一和第二沟槽，并且可以使用蚀刻停止介电层作为蚀刻来去除第一区域中的第一金属层 塞子。

公开(公告)号：US20120112156A1

公开(公告)日：2012-05-10

申请号：US13220777

申请日：2011-08-30

申请人： Heung-Kyu Park ,  In-Sun Park ,  In-Gyu Baek ,  Byeong-Chan Lee ,  Sang-Bom Kang ,  Woo-Bin Song

发明人： Heung-Kyu Park ,  In-Sun Park ,  In-Gyu Baek ,  Byeong-Chan Lee ,  Sang-Bom Kang ,  Woo-Bin Song

IPC分类号： H01L45/00

CPC分类号： H01L27/1021 ,  G11C13/0002 ,  G11C2213/71 ,  H01L27/101 ,  H01L27/2409 ,  H01L27/249 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/146

摘要： A non-volatile memory device may include a first wordline on a substrate, an insulating layer on the first wordline, and a second wordline on the insulating layer so that the insulating layer is between the first and second wordlines. A bit pillar may extend adjacent the first wordline, the insulating layer, and the second wordline in a direction perpendicular with respect to a surface of the substrate, and the bit pillar may be electrically conductive. In addition, a first memory cell may include a first resistance changeable element electrically coupled between the first wordline and the bit pillar, and a second memory cell may include a second resistance changeable element electrically coupled between the second wordline and the bit pillar. Related methods and systems are also discussed.

摘要翻译： 非易失性存储器件可以包括衬底上的第一字线，第一字线上的绝缘层和绝缘层上的第二字线，使得绝缘层在第一和第二字线之间。 位柱可以在相对于衬底的表面垂直的方向上相邻于第一字线，绝缘层和第二字线延伸，并且位柱可以是导电的。 此外，第一存储单元可以包括电耦合在第一字线和位柱之间的第一电阻可变元件，并且第二存储单元可以包括电耦合在第二字线和位柱之间的第二电阻可变元件。 还讨论了相关方法和系统。

公开(公告)号：US20120058609A1

公开(公告)日：2012-03-08

申请号：US13223783

申请日：2011-09-01

申请人： Seung-Hun LEE ,  Byeong-Chan Lee ,  Sang-Bom Kang

发明人： Seung-Hun LEE ,  Byeong-Chan Lee ,  Sang-Bom Kang

IPC分类号： H01L21/8238 ,  H01L21/20

CPC分类号： H01L27/0922 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L27/0629 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/7843

摘要： A method of manufacturing a semiconductor device includes forming first and second gate structures on a substrate in first and second regions, respectively, forming a first capping layer on the substrate by a first high density plasma process, such that the first capping layer covers the first and second gate structures except for sidewalls thereof, removing a portion of the first capping layer in the first region, removing an upper portion of the substrate in the first region using the first gate structure as an etching mask to form a first trench, and forming a first epitaxial layer to fill the first trench.

摘要翻译： 一种制造半导体器件的方法包括分别在第一和第二区域的衬底上形成第一和第二栅极结构，通过第一高密度等离子体工艺在衬底上形成第一覆盖层，使得第一覆盖层覆盖第一 以及除了其侧壁之外的第二栅极结构，去除第一区域中的第一覆盖层的一部分，使用第一栅极结构去除第一区域中的衬底的上部，以形成第一沟槽，并形成 第一外延层，以填充第一沟槽。

公开(公告)号：US07692196B2

公开(公告)日：2010-04-06

申请号：US11655689

申请日：2007-01-19

申请人： In-Sang Jeon ,  Sang-Bom Kang ,  Dong-Chan Kim ,  Chul-Sung Kim ,  Sug-Hun Hong ,  Sang-Jin Hyun

发明人： In-Sang Jeon ,  Sang-Bom Kang ,  Dong-Chan Kim ,  Chul-Sung Kim ,  Sug-Hun Hong ,  Sang-Jin Hyun

IPC分类号： H01L27/108

CPC分类号： H01L21/28282 ,  H01L29/513 ,  H01L29/792 ,  Y10S257/908

摘要： The memory device includes a first tunnel insulation layer pattern on a semiconductor substrate, a second tunnel insulation layer pattern having an energy band gap lower than that of the first tunnel insulation layer pattern on the first tunnel insulation layer pattern, a charge trapping layer pattern on the second tunnel insulation layer pattern, a blocking layer pattern on the charge trapping layer pattern, and a gate electrode on the blocking layer pattern. The memory device further includes a source/drain region at an upper portion of the semiconductor substrate. The upper portion of the semiconductor substrate is adjacent to the first tunnel insulation layer pattern.

摘要翻译： 存储器件包括在半导体衬底上的第一隧道绝缘层图案，第二隧道绝缘层图案，其第一隧道绝缘层图案上具有比第一隧道绝缘层图案低的能带隙， 第二隧道绝缘层图案，电荷俘获层图案上的阻挡层图案，以及阻挡层图案上的栅电极。 存储器件还包括在半导体衬底的上部的源极/漏极区域。 半导体衬底的上部与第一隧道绝缘层图案相邻。

公开(公告)号：US20090134448A1

公开(公告)日：2009-05-28

申请号：US12230835

申请日：2008-09-05

申请人： Taek-Soo Jeon ,  Si-Young Choi ,  In-Sang Jeon ,  Sang-Bom Kang ,  Si-Hyung Lee ,  Seung-Hoon Hong

发明人： Taek-Soo Jeon ,  Si-Young Choi ,  In-Sang Jeon ,  Sang-Bom Kang ,  Si-Hyung Lee ,  Seung-Hoon Hong

IPC分类号： H01L29/68 ,  H01L21/336

CPC分类号： H01L29/4234 ,  H01L29/40117

摘要： Example embodiments provide a non-volatile semiconductor memory device and method of forming the same. The non-volatile memory device may include a tunnel insulation layer on a semiconductor substrate, a charge storage layer on the tunnel insulation layer, a first blocking insulation layer on the charge storage layer, and a gate electrode on the first blocking insulation layer, wherein the gate electrode includes aluminum and the first blocking insulation layer does not include aluminum.

摘要翻译： 示例性实施例提供了一种非易失性半导体存储器件及其形成方法。 非易失性存储器件可以包括半导体衬底上的隧道绝缘层，隧道绝缘层上的电荷存储层，电荷存储层上的第一阻挡绝缘层和第一阻挡绝缘层上的栅电极，其中 栅电极包括铝，并且第一阻挡绝缘层不包括铝。