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    Method and system for planarizing integrated circuit material
    3.
    发明授权
    Method and system for planarizing integrated circuit material 有权
    用于平面化集成电路材料的方法和系统

    公开(公告)号：US07144301B2

    公开(公告)日：2006-12-05

    申请号：US10947458

    申请日：2004-09-22

    申请人： Kwang-Bok Kim ,  Jae-Kwang Choi ,  Yong-Sun Ko ,  Chang-Ki Hong ,  Kyung-Hyun Kim ,  Jae-Dong Lee

    发明人： Kwang-Bok Kim ,  Jae-Kwang Choi ,  Yong-Sun Ko ,  Chang-Ki Hong ,  Kyung-Hyun Kim ,  Jae-Dong Lee

    IPC分类号： B24B7/22

    CPC分类号： C09G1/02 ,  B24B37/044 ,  B24B49/16 ,  B24B57/02

    摘要： For planarizing an IC (integrate circuit) material, a first slurry is dispensed for a first planarization of the IC material using the first slurry, and a second slurry is dispensed for a second planarization of the IC material using the second slurry. The first and second slurries are different. For example, the first slurry is silica based for faster planarization during the first planarization. Thereafter, the second planarization is performed with the second slurry that is ceria based with higher planarity for attaining sufficient planarization of the IC material.

    摘要翻译： 为了平坦化IC（集成电路）材料，使用第一浆料分配第一浆料以使IC材料的第一平面化，并且使用第二浆料分配第二浆料以进行IC材料的第二平面化。 第一和第二种浆料是不同的。 例如，第一浆料是二氧化硅基，用于在第一平面化期间更快的平坦化。 此后，利用二氧化铈为基础，以更高的平面度进行第二平坦化，以获得IC材料的充分平坦化。

    Slurry, chemical mechanical polishing method using the slurry, and method of forming metal wiring using the slurry
    6.
    发明申请
    Slurry, chemical mechanical polishing method using the slurry, and method of forming metal wiring using the slurry 审中-公开
    使用浆料的浆料，化学机械抛光方法，以及使用该浆料形成金属配线的方法

    公开(公告)号：US20090068839A1

    公开(公告)日：2009-03-12

    申请号：US12213423

    申请日：2008-06-19

    申请人： Sung-Jun Kim ,  Jeong-Heon Park ,  Chang-Ki Hong ,  Jae-Dong Lee

    发明人： Sung-Jun Kim ,  Jeong-Heon Park ,  Chang-Ki Hong ,  Jae-Dong Lee

    IPC分类号： H01L21/306

    CPC分类号： C09G1/02 ,  H01L21/3212

    摘要： A slurry, chemical mechanical polishing (CMP) method using the slurry, and method of forming metal wiring using the slurry. The slurry may include a polishing agent, an oxidant, and at least one defect inhibitor to protect the metal film. The CMP method and method of forming metal wiring may employ one or two slurries with at least one of the slurries including at least one defect inhibitor.

    摘要翻译： 使用浆料的浆料，化学机械抛光（CMP）方法以及使用该浆料形成金属配线的方法。 浆料可以包括抛光剂，氧化剂和至少一种保护金属膜的缺陷抑制剂。 形成金属布线的CMP方法和方法可以使用一种或两种浆料，其中至少一种浆料包括至少一种缺陷抑制剂。

    Method of forming self-aligned double pattern
    8.
    发明授权
    Method of forming self-aligned double pattern 有权
    形成自对准双重图案的方法

    公开(公告)号：US07531456B2

    公开(公告)日：2009-05-12

    申请号：US11602270

    申请日：2006-11-21

    申请人： Byoung-Ho Kwon ,  Se-Rah Yun ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Jae-Kwang Choi ,  Joon-Sang Park

    发明人： Byoung-Ho Kwon ,  Se-Rah Yun ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Jae-Kwang Choi ,  Joon-Sang Park

    IPC分类号： H01L21/44

    CPC分类号： H01L21/3086 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3088 ,  Y10S438/925

    摘要： Mask patterns used for forming patterns or trenches may include first mask patterns, which may be formed by a typical photolithography process, and second mask patterns, which may be formed in a self-aligned manner between adjacent first mask patterns. A sacrificial layer may be deposited and planarized such that the tops of the first mask patterns and the second mask patterns have planar surfaces. After the planarization of the sacrificial layer, the remaining the sacrificial layer may be removed by an ashing process.

    摘要翻译： 用于形成图案或沟槽的掩模图案可以包括可以通过典型的光刻工艺形成的第一掩模图案和可以在相邻的第一掩模图案之间以自对准方式形成的第二掩模图案。 牺牲层可以沉积并平坦化，使得第一掩模图案的顶部和第二掩模图案具有平坦表面。 在牺牲层的平坦化之后，剩余的牺牲层可以通过灰化处理去除。

    Method of forming self-aligned double pattern
    9.
    发明申请
    Method of forming self-aligned double pattern 有权
    形成自对准双重图案的方法

    公开(公告)号：US20070148968A1

    公开(公告)日：2007-06-28

    申请号：US11602270

    申请日：2006-11-21

    申请人： Byoung-Ho Kwon ,  Se-Rah Yun ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Jae-Kwang Choi ,  Joon-Sang Park

    发明人： Byoung-Ho Kwon ,  Se-Rah Yun ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Jae-Kwang Choi ,  Joon-Sang Park

    IPC分类号： H01L21/44

    CPC分类号： H01L21/3086 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3088 ,  Y10S438/925

    摘要： Mask patterns used for forming patterns or trenches may include first mask patterns, which may be formed by a typical photolithography process, and second mask patterns, which may be formed in a self-aligned manner between adjacent first mask patterns. A sacrificial layer may be deposited and planarized such that the tops of the first mask patterns and the second mask patterns have planar surfaces. After the planarization of the sacrificial layer, the remaining the sacrificial layer may be removed by an ashing process.

    摘要翻译： 用于形成图案或沟槽的掩模图案可以包括可以通过典型的光刻工艺形成的第一掩模图案和可以在相邻的第一掩模图案之间以自对准方式形成的第二掩模图案。 牺牲层可以沉积并平坦化，使得第一掩模图案的顶部和第二掩模图案具有平坦表面。 在牺牲层的平坦化之后，剩余的牺牲层可以通过灰化处理去除。

    Methods of fabricating a semiconductor device
    10.
    发明申请
    Methods of fabricating a semiconductor device 有权
    制造半导体器件的方法

    公开(公告)号：US20090155991A1

    公开(公告)日：2009-06-18

    申请号：US12292195

    申请日：2008-11-13

    申请人： Jong-Won Lee ,  Sang-Yeob Han ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Jae-Dong Lee

    发明人： Jong-Won Lee ,  Sang-Yeob Han ,  Chang-Ki Hong ,  Bo-Un Yoon ,  Jae-Dong Lee

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76897 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L29/6653

    摘要： A method of fabricating a contact plug of a semiconductor device is provided, the method includes forming a gate pattern on a substrate, forming a capping pattern to cover an upper surface and sidewalls of the gate pattern, forming an interlayer insulation layer on the substrate such that the interlayer insulation layer exposes an upper surface of the capping pattern, and removing a portion of the capping pattern and the interlayer insulation layer such that the upper surface of the capping pattern is planarized.

    摘要翻译： 提供了制造半导体器件的接触插塞的方法，该方法包括在衬底上形成栅极图案，形成覆盖图案的上表面和侧壁的封盖图案，在衬底上形成层间绝缘层，如 层间绝缘层暴露封盖图案的上表面，并且去除封盖图案和层间绝缘层的一部分，使得封盖图案的上表面被平坦化。