公开(公告)号：US20090185411A1

公开(公告)日：2009-07-23

申请号：US12017581

申请日：2008-01-22

申请人： Thomas Happ ,  Chung Hon Lam ,  Hsiang-Lan Lung ,  Bipin Rajendran ,  Min Yang

发明人： Thomas Happ ,  Chung Hon Lam ,  Hsiang-Lan Lung ,  Bipin Rajendran ,  Min Yang

IPC分类号： G11C11/00 ,  H01L21/06

CPC分类号： H01L27/24 ,  G11C11/56 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/71 ,  G11C2213/72

摘要： The integrated circuit includes a first metal line and a first diode coupled to the first metal line. The integrated circuit includes a first resistivity changing material coupled to the first diode and a second metal line coupled to the first resistivity changing material.

摘要翻译： 集成电路包括耦合到第一金属线的第一金属线和第一二极管。 集成电路包括耦合到第一二极管的第一电阻率变化材料和耦合到第一电阻率变化材料的第二金属线。

公开(公告)号：US08586960B2

公开(公告)日：2013-11-19

申请号：US12142239

申请日：2008-06-19

申请人： Thomas Happ ,  Hsiang-Lan Lung ,  Bipin Rajendran ,  Min Yang

发明人： Thomas Happ ,  Hsiang-Lan Lung ,  Bipin Rajendran ,  Min Yang

IPC分类号： H01L29/06

CPC分类号： H01L27/2481 ,  G11C13/0004 ,  G11C2213/72 ,  H01L27/24 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144

摘要： An integrated circuit includes a substrate including isolation regions, a first conductive line formed in the substrate between isolation regions, and a vertical diode formed in the substrate. The integrated circuit includes a contact coupled to the vertical diode and a memory element coupled to the contact. The first conductive line provides a portion of the vertical diode.

公开(公告)号：US20090200534A1

公开(公告)日：2009-08-13

申请号：US12027675

申请日：2008-02-07

申请人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

发明人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

IPC分类号： H01L47/00 ,  H01L21/36

CPC分类号： H01L27/24 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02645 ,  H01L21/02667 ,  H01L27/1021 ,  H01L29/8613

摘要： The present invention, in one embodiment, provides a method of producing a PN junction the method including at least the steps of providing a Si-containing substrate; forming an insulating layer on the Si-containing substrate; forming a via through the insulating layer to expose at least a portion of the Si-containing substrate; forming a seed layer of the exposed portion of the Si containing substrate; forming amorphous Si on at least the seed layer; converting at least a portion of the amorphous Si to provide crystalline Si; and forming a first dopant region abutting a second dopant region in the crystalline Si.

摘要翻译： 本发明在一个实施方案中提供了一种制备PN结的方法，所述方法至少包括提供含Si衬底的步骤; 在含Si衬底上形成绝缘层; 通过所述绝缘层形成通孔以露出所述含Si衬底的至少一部分; 形成含Si衬底的暴露部分的种子层; 在至少种子层上形成非晶态Si; 转化至少一部分非晶Si以提供晶体Si; 以及形成邻接所述晶体Si中的第二掺杂区的第一掺杂区。

公开(公告)号：US07955958B2

公开(公告)日：2011-06-07

申请号：US12027675

申请日：2008-02-07

申请人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

发明人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

IPC分类号： H01L21/20

CPC分类号： H01L27/24 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02645 ,  H01L21/02667 ,  H01L27/1021 ,  H01L29/8613

摘要： The present invention, in one embodiment, provides a method of producing a PN junction the method including at least the steps of providing a Si-containing substrate; forming an insulating layer on the Si-containing substrate; forming a via through the insulating layer to expose at least a portion of the Si-containing substrate; forming a seed layer of the exposed portion of the Si containing substrate; forming amorphous Si on at least the seed layer; converting at least a portion of the amorphous Si to provide crystalline Si; and forming a first dopant region abutting a second dopant region in the crystalline Si.

摘要翻译： 本发明在一个实施方案中提供了一种制备PN结的方法，所述方法至少包括提供含Si衬底的步骤; 在含Si衬底上形成绝缘层; 通过所述绝缘层形成通孔以暴露所述含Si衬底的至少一部分; 形成含Si衬底的暴露部分的种子层; 在至少种子层上形成非晶态Si; 转化至少一部分非晶Si以提供晶体Si; 以及形成邻接所述晶体Si中的第二掺杂区的第一掺杂区。

公开(公告)号：US20090316473A1

公开(公告)日：2009-12-24

申请号：US12142239

申请日：2008-06-19

申请人： Thomas Happ ,  Hsiang-Lan Lung ,  Bipin Rajendran ,  Min Yang

发明人： Thomas Happ ,  Hsiang-Lan Lung ,  Bipin Rajendran ,  Min Yang

IPC分类号： G11C11/00 ,  H01L47/00 ,  H01L21/425

CPC分类号： H01L27/2481 ,  G11C13/0004 ,  G11C2213/72 ,  H01L27/24 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144

摘要： An integrated circuit includes a substrate including isolation regions, a first conductive line formed in the substrate between isolation regions, and a vertical diode formed in the substrate. The integrated circuit includes a contact coupled to the vertical diode and a memory element coupled to the contact. The first conductive line provides a portion of the vertical diode.

摘要翻译： 集成电路包括包括隔离区域的衬底，在隔离区域之间的衬底中形成的第一导电线和形成在衬底中的垂直二极管。 集成电路包括耦合到垂直二极管的触点和耦合到触点的存储元件。 第一导线提供垂直二极管的一部分。

公开(公告)号：US08637844B2

公开(公告)日：2014-01-28

申请号：US13097307

申请日：2011-04-29

申请人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

发明人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

IPC分类号： H01L47/00

CPC分类号： H01L27/24 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02645 ,  H01L21/02667 ,  H01L27/1021 ,  H01L29/8613

摘要： The present invention, in one embodiment, provides a method of producing a PN junction the method including at least the steps of providing a Si-containing substrate; forming an insulating layer on the Si-containing substrate; forming a via through the insulating layer to expose at least a portion of the Si-containing substrate; forming a seed layer of the exposed portion of the Si containing substrate; forming amorphous Si on at least the seed layer; converting at least a portion of the amorphous Si to provide crystalline Si; and forming a first dopant region abutting a second dopant region in the crystalline Si.

摘要翻译： 本发明在一个实施方案中提供了一种制备PN结的方法，所述方法至少包括提供含Si衬底的步骤; 在含Si衬底上形成绝缘层; 通过所述绝缘层形成通孔以露出所述含Si衬底的至少一部分; 形成含Si衬底的暴露部分的种子层; 在至少种子层上形成非晶态Si; 转化至少一部分非晶Si以提供晶体Si; 以及形成邻接所述晶体Si中的第二掺杂区的第一掺杂区。

公开(公告)号：US20110198557A1

公开(公告)日：2011-08-18

申请号：US13097307

申请日：2011-04-29

申请人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

发明人： Bipin Rajendran ,  Thomas Happ ,  Hsiang-Lan Lung ,  Min Yang

IPC分类号： H01L47/00

CPC分类号： H01L27/24 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02645 ,  H01L21/02667 ,  H01L27/1021 ,  H01L29/8613

摘要： The present invention, in one embodiment, provides a method of producing a PN junction the method including at least the steps of providing a Si-containing substrate; forming an insulating layer on the Si-containing substrate; forming a via through the insulating layer to expose at least a portion of the Si-containing substrate; forming a seed layer of the exposed portion of the Si containing substrate; forming amorphous Si on at least the seed layer; converting at least a portion of the amorphous Si to provide crystalline Si; and forming a first dopant region abutting a second dopant region in the crystalline Si.

摘要翻译： 本发明在一个实施方案中提供了一种制备PN结的方法，所述方法至少包括提供含Si衬底的步骤; 在含Si衬底上形成绝缘层; 通过所述绝缘层形成通孔以露出所述含Si衬底的至少一部分; 形成含Si衬底的暴露部分的种子层; 在至少种子层上形成非晶态Si; 转化至少一部分非晶Si以提供晶体Si; 以及形成邻接所述晶体Si中的第二掺杂区的第一掺杂区。

公开(公告)号：US08350316B2

公开(公告)日：2013-01-08

申请号：US12471287

申请日：2009-05-22

申请人： Hsiang-Lan Lung ,  Chung Hon Lam ,  Ming-Hsiu Lee ,  Bipin Rajendran

发明人： Hsiang-Lan Lung ,  Chung Hon Lam ,  Ming-Hsiu Lee ,  Bipin Rajendran

IPC分类号： H01L29/732

CPC分类号： H01L27/101 ,  G11C13/0004 ,  H01L27/2454 ,  H01L27/2463 ,  H01L45/04 ,  H01L45/06 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/142 ,  H01L45/144 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1675 ,  H01L45/1683

摘要： Memory devices are described along with methods for manufacturing. A memory device as described herein comprises a plurality of word lines overlying a plurality of bit lines, and a plurality of field effect transistors. Field effect transistors in the plurality of field effect transistors comprises a first terminal electrically coupled to a corresponding bit line in the plurality of bit lines, a second terminal overlying the first terminal, and a channel region separating the first and second terminals and adjacent a corresponding word line in the plurality of word lines. The corresponding word line acts as the gate of the field effect transistor. A dielectric separates the corresponding word line from the channel region. A memory plane comprises programmable resistance memory material electrically coupled to respective second terminals of the field effect transistors, and conductive material on the programmable resistance memory material and coupled to a common voltage.

摘要翻译： 描述存储器件以及制造方法。 如本文所述的存储器件包括覆盖多个位线的多个字线和多个场效应晶体管。 多个场效应晶体管中的场效应晶体管包括电耦合到多个位线中的相应位线的第一端子，覆盖第一端子的第二端子和分离第一和第二端子并且相邻 多行字线中的字线。 相应的字线用作场效应晶体管的栅极。 电介质将对应的字线与沟道区分开。 存储器平面包括电耦合到场效应晶体管的相应第二端子的可编程电阻存储器材料，以及可编程电阻存储器材料上的导体材料并耦合到公共电压。

公开(公告)号：US08238149B2

公开(公告)日：2012-08-07

申请号：US12715802

申请日：2010-03-02

申请人： Yen-Hao Shih ,  Ming-Hsiu Lee ,  Chao-I Wu ,  Hsiang-Lan Lung ,  Chung Hon Lam ,  Roger Cheek ,  Matthew J. Breitwisch ,  Bipin Rajendran

发明人： Yen-Hao Shih ,  Ming-Hsiu Lee ,  Chao-I Wu ,  Hsiang-Lan Lung ,  Chung Hon Lam ,  Roger Cheek ,  Matthew J. Breitwisch ,  Bipin Rajendran

IPC分类号： G11C11/00

CPC分类号： G11C13/0004 ,  G11C13/004 ,  G11C29/70 ,  G11C2213/79

摘要： Phase change memory devices and methods for operating described herein are based on the discovery that, following an initial high current operation applied to a phase change memory cell to establish the high resistance reset state, the current-voltage (I-V) behavior of the memory cell under different bias voltages can be used to detect if the memory cell is a defect cell having poor data retention characteristics.

摘要翻译： 相位变化存储器件和这里描述的操作方法基于以下发现：在施加到相变存储器单元以建立高电阻复位状态的初始高电流操作之后，存储器单元的电流 - 电压（IV）行为 可以使用不同的偏置电压来检测存储器单元是否具有差的数据保留特性的缺陷单元。

公开(公告)号：US08030635B2

公开(公告)日：2011-10-04

申请号：US12353219

申请日：2009-01-13

申请人： Hsiang-Lan Lung ,  Erh-Kun Lai ,  Bipin Rajendran ,  Chung Hon Lam

发明人： Hsiang-Lan Lung ,  Erh-Kun Lai ,  Bipin Rajendran ,  Chung Hon Lam

IPC分类号： H01L29/02

CPC分类号： H01L45/04 ,  G11C13/0004 ,  H01L27/1026 ,  H01L27/2445 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/142 ,  H01L45/144 ,  H01L45/146 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1675 ,  H01L45/1683

摘要： Memory devices and methods for manufacturing are described herein. A memory device described herein includes a plurality of memory cells. Memory cells in the plurality of memory cells comprise respective bipolar junction transistors and memory elements. The bipolar junction transistors are arranged in a common collector configuration and include an emitter comprising doped polysilicon having a first conductivity type, the emitter contacting a corresponding word line in a plurality of word lines to define a pn junction. The bipolar junction transistors include a portion of the corresponding word line underlying the emitter acting as a base, and a collector comprising a portion of the single-crystalline substrate underlying the base.

摘要翻译： 本文描述了存储器件和制造方法。 本文描述的存储器件包括多个存储器单元。 多个存储单元中的存储单元包括相应的双极结型晶体管和存储元件。 双极结晶体管被布置成共同的集电极配置，并且包括发射器，其包括具有第一导电类型的掺杂多晶硅，发射极与多个字线中的对应字线接触以限定pn结。 双极结晶体管包括作为基极的发射极下面的相应字线的一部分，以及包含基底下方的单晶衬底的一部分的集电极。