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    Circuit for Detecting Tier-to-Tier Couplings in Stacked Integrated Circuit Devices
    3.
    发明申请
    Circuit for Detecting Tier-to-Tier Couplings in Stacked Integrated Circuit Devices 有权
    用于检测堆叠集成电路器件中的层间耦合的电路

    公开(公告)号：US20100188114A1

    公开(公告)日：2010-07-29

    申请号：US12360244

    申请日：2009-01-27

    申请人： Thomas R. Toms

    发明人： Thomas R. Toms

    IPC分类号： G01R31/04 ,  H01L23/48 ,  H01L21/50

    CPC分类号： H01L25/0657 ,  G01R31/2853 ,  G01R31/318513 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06596

    摘要： A first semiconductor tier has a first tier-to-tier connector for detecting a tier-to-tier coupling in a stacked integrated circuit (IC) device. A second semiconductor tier has a second tier-to-tier connector configured to electrically couple to the first tier-to-tier connector. A tier-to-tier detection circuit electrically couples to the second tier-to-tier connector. The tier-to-tier detection circuit generates an output signal indicative of an electrical coupling between the first semiconductor tier and the second semiconductor tier.

    摘要翻译： 第一半导体层具有用于检测堆叠集成电路（IC）器件中的层到层耦合的第一层到层连接器。 第二半导体层具有被配置为电耦合到第一层到层连接器的第二层到层连接器。 层到层检测电路电耦合到第二层到层连接器。 层到层检测电路产生指示第一半导体层和第二半导体层之间的电耦合的输出信号。

    Circuitry for automatically entering and terminating an initialization mode in a data processing system in response to a control signal
    5.
    发明授权
    Circuitry for automatically entering and terminating an initialization mode in a data processing system in response to a control signal 失效
    用于响应于控制信号在数据处理系统中自动进入和终止初始化模式的电路

    公开(公告)号：US5263168A

    公开(公告)日：1993-11-16

    申请号：US709552

    申请日：1991-06-03

    申请人： Thomas R. Toms ,  Joseph Jelemensky ,  Hubert G. Carson, Jr. ,  Mark R. Heene

    发明人： Thomas R. Toms ,  Joseph Jelemensky ,  Hubert G. Carson, Jr. ,  Mark R. Heene

    IPC分类号： G06F9/445 ,  G06F12/06 ,  G06F9/00 ,  G06F12/00

    CPC分类号： G06F9/4403 ,  G06F12/0638

    摘要： A data processing system (10), comprised of a central processing unit (14) and a memory system (16), has an efficient initialization operation. The memory system (16) provides a bus interface unit (20) to automatically determine whether the system (10) should execute an initialization operation or function in a normal mode of operation. The memory system (16) begins execution of the initialization operation of the system (10) in response to both a logic value of a reset signal and a value of an address transferred by an address bus. The memory system (16) automatically terminates execution of the initialization operation in response to the value of the address transferred by the address bus.

    摘要翻译： 由中央处理单元（14）和存储器系统（16）组成的数据处理系统（10）具有有效的初始化操作。 存储器系统（16）提供总线接口单元（20），以自动确定系统（10）是否应该在正常操作模式下执行初始化操作或功能。 存储器系统（16）响应于复位信号的逻辑值和由地址总线传送的地址的值两者开始执行系统（10）的初始化操作。 存储器系统（16）响应于由地址总线传送的地址的值自动终止初始化操作的执行。

    Testing Circuit Split Between Tiers of Through Silicon Stacking Chips
    10.
    发明申请
    Testing Circuit Split Between Tiers of Through Silicon Stacking Chips 有权
    测试电路在通过硅堆叠芯片之间分层

    公开(公告)号：US20100060312A1

    公开(公告)日：2010-03-11

    申请号：US12206977

    申请日：2008-09-09

    申请人： Thomas R. Toms

    发明人： Thomas R. Toms

    IPC分类号： G01R31/3185 ,  H03K19/00

    CPC分类号： G01R31/318511 ,  H01L25/0657 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06596 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method of testing a die having a non-testable circuit, where the non-testable circuit is logically incomplete and forms part of a logically complete multiple tier circuit. The method includes reconfiguring a tier-to-tier input point or tier-to-tier output point associated with a primary path of the non-testable circuit to create a logically complete secondary path for the tier-to-tier point such that the non-testable circuit can be tested. Testable dies and methods of preparing such dies are also provided.

    摘要翻译： 一种测试具有不可测试电路的芯片的方法，其中不可测试的电路在逻辑上不完整并且形成逻辑完整的多层电路的一部分。 该方法包括重新配置与不可测试电路的主路径相关联的层到层输入点或层到层输出点，以创建用于层到层点的逻辑上完整的辅助路径，使得非 - 可测试电路可以测试。 还提供了可测试的模具和制备这种模具的方法。