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    Method for producing conductor arrays on semiconductor devices
    1.
    发明申请
    Method for producing conductor arrays on semiconductor devices 审中-公开
    在半导体器件上制造导体阵列的方法

    公开(公告)号：US20070178684A1

    公开(公告)日：2007-08-02

    申请号：US11344961

    申请日：2006-01-31

    申请人： Torsten Mueller ,  Josef Willer ,  Stephanie Iacono

    发明人： Torsten Mueller ,  Josef Willer ,  Stephanie Iacono

    IPC分类号： H01L21/44

    CPC分类号： H01L27/0203 ,  H01L27/101 ,  H01L27/1021 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/222

    摘要： A periodic pattern of conductor tracks with broader interspaces is produced by the application of a totally periodic pattern and subsequent removal of individual conductor tracks. An alternative method comprises the formation of a completely periodic hardmask, from which individual parts are removed. The modified hardmask is then used to etch a periodic pattern of conductor tracks with intermediate broader spaces.

    摘要翻译： 具有较宽空间的导体轨迹的周期性图案通过施加全周期图案并随后移除各个导体轨迹来产生。 一种替代方法包括形成完全周期性的硬掩模，从其中去除各个部件。 然后使用改进的硬掩模来蚀刻具有中间较宽空间的导体轨迹的周期性图案。

    Methods for fabricating non-volatile memory cell array
    2.
    发明申请
    Methods for fabricating non-volatile memory cell array 审中-公开
    制造非易失性存储单元阵列的方法

    公开(公告)号：US20070082446A1

    公开(公告)日：2007-04-12

    申请号：US11246908

    申请日：2005-10-07

    申请人： Dominik Olligs ,  Thomas Mikolajick ,  Josef Willer ,  Karl-Heinz Kuesters ,  Torsten Mueller

    发明人： Dominik Olligs ,  Thomas Mikolajick ,  Josef Willer ,  Karl-Heinz Kuesters ,  Torsten Mueller

    IPC分类号： H01L21/336 ,  H01L21/76 ,  H01L21/302 ,  H01L21/461

    CPC分类号： H01L27/115 ,  H01L21/76897 ,  H01L27/11568

    摘要： A method is provided for fabricating stacked non-volatile memory cells. A semiconductor wafer is provided having a plurality of diffusion regions forming buried bit lines. A charge-trapping layer and a conductive layer are deposited on the surface of the semiconductor wafer. Using a mask layer on top of the conductive layer, contact holes are formed wherein an insulating layer is formed. An etch stop layer is deposited on the surface of the semiconductor wafer. Above the etch stop layer, a dielectric layer is deposited and is patterned so as to form contact holes. Subsequently, the contact holes are enlarged through the etch stop layer and the insulating layer to the buried bit lines.

    摘要翻译： 提供了用于制造堆叠的非易失性存储单元的方法。 提供具有形成埋入位线的多个扩散区域的半导体晶片。 电荷捕获层和导电层沉积在半导体晶片的表面上。 在导电层的顶部使用掩模层，形成绝缘层的接触孔。 蚀刻停止层沉积在半导体晶片的表面上。 在蚀刻停止层上方，沉积介电层并图案化以形成接触孔。 随后，接触孔通过蚀刻停止层和绝缘层扩大到埋入位线。

    Memory cell arrays and methods for producing memory cell arrays
    3.
    发明授权
    Memory cell arrays and methods for producing memory cell arrays 有权
    用于产生存储单元阵列的存储单元阵列和方法

    公开(公告)号：US07368350B2

    公开(公告)日：2008-05-06

    申请号：US11313247

    申请日：2005-12-20

    申请人： Dominik Olligs ,  Torsten Mueller ,  Karl-Heinz Kuesters ,  Veronika Polei ,  Thomas Mikolajick ,  Josef Willer

    发明人： Dominik Olligs ,  Torsten Mueller ,  Karl-Heinz Kuesters ,  Veronika Polei ,  Thomas Mikolajick ,  Josef Willer

    IPC分类号： H01L21/336

    CPC分类号： H01L27/115 ,  H01L21/76831 ,  H01L21/76888 ,  H01L21/76897 ,  H01L27/11568

    摘要： A method for fabricating stacked non-volatile memory cells and non-volatile memory cell arrays are disclosed. A semiconductor wafer is provided having a charge-trapping layer and a conductive layer deposited on the surface of the semiconductor wafer. Using a mask layer on top of the conductive layer, contact holes are formed into which a contact fill material is deposited. A further conductive layer is deposited on the surface of the semiconductor wafer and is patterned so as to form word lines. The contact fill material is connected to a contact plug using the contact holes with the contact fill material as a landing pad.

    摘要翻译： 公开了一种用于制造堆叠的非易失性存储单元和非易失性存储单元阵列的方法。 提供半导体晶片，其具有沉积在半导体晶片的表面上的电荷捕获层和导电层。 在导电层的顶部使用掩模层，形成接触填充材料沉积到其中的接触孔。 另外的导电层沉积在半导体晶片的表面上并被图案化以形成字线。 接触填充材料使用接触孔与接触填充材料作为着陆垫连接到接触塞。

    Memory cell arrays and methods for producing memory cell arrays
    4.
    发明申请
    Memory cell arrays and methods for producing memory cell arrays 有权
    用于产生存储单元阵列的存储单元阵列和方法

    公开(公告)号：US20070141799A1

    公开(公告)日：2007-06-21

    申请号：US11313247

    申请日：2005-12-20

    申请人： Dominik Olligs ,  Torsten Mueller ,  Karl-Heinz Kuesters ,  Veronika Polei ,  Thomas Mikolajick ,  Josef Willer

    发明人： Dominik Olligs ,  Torsten Mueller ,  Karl-Heinz Kuesters ,  Veronika Polei ,  Thomas Mikolajick ,  Josef Willer

    IPC分类号： H01L21/20

    CPC分类号： H01L27/115 ,  H01L21/76831 ,  H01L21/76888 ,  H01L21/76897 ,  H01L27/11568

    摘要： A method for fabricating stacked non-volatile memory cells and non-volatile memory cell arrays are disclosed. A semiconductor wafer is provided having a charge-trapping layer and a conductive layer deposited on the surface of the semiconductor wafer. Using a mask layer on top of the conductive layer, contact holes are formed into which a contact fill material is deposited. A further conductive layer is deposited on the surface of the semiconductor wafer and is patterned so as to form word lines. The contact fill material is connected to a contact plug using the contact holes with the contact fill material as a landing pad.

    摘要翻译： 公开了一种用于制造堆叠的非易失性存储单元和非易失性存储单元阵列的方法。 提供半导体晶片，其具有沉积在半导体晶片的表面上的电荷捕获层和导电层。 在导电层的顶部使用掩模层，形成接触填充材料沉积到其中的接触孔。 另外的导电层沉积在半导体晶片的表面上并被图案化以形成字线。 接触填充材料使用接触孔与接触填充材料作为着陆垫连接到接触塞。

    Integrated circuit having a base structure and a nanostructure
    8.
    发明申请
    Integrated circuit having a base structure and a nanostructure 审中-公开
    具有基底结构和纳米结构的集成电路

    公开(公告)号：US20090251968A1

    公开(公告)日：2009-10-08

    申请号：US12099522

    申请日：2008-04-08

    申请人： Christoph Andreas Kleint ,  Josef Willer

    发明人： Christoph Andreas Kleint ,  Josef Willer

    IPC分类号： H01L21/00 ,  G11C16/04

    CPC分类号： H01L27/11578 ,  H01L27/11582

    摘要： In an embodiment, an integrated circuit may include a metallically conductive structure, a base structure having a crystal orientation, the base structure being adjacent to the metallically conductive structure, and a nanostructure disposed on the base structure, the nanostructure having substantially the same crystal orientation as the base structure.

    摘要翻译： 在一个实施例中，集成电路可以包括金属导电结构，具有晶体取向的基底结构，与金属导电结构相邻的基底结构，以及设置在基底结构上的纳米结构，纳米结构具有基本上相同的晶体取向 作为基础结构。

    Integrated circuit including resistivity changing memory cells
    10.
    发明授权
    Integrated circuit including resistivity changing memory cells 失效
    集成电路包括电阻率变化记忆单元

    公开(公告)号：US07538411B2

    公开(公告)日：2009-05-26

    申请号：US11411994

    申请日：2006-04-26

    申请人： Josef Willer ,  Klaus-Dieter Ufert

    发明人： Josef Willer ,  Klaus-Dieter Ufert

    IPC分类号： H01L29/00

    CPC分类号： H01L45/14 ,  B82Y10/00 ,  G11C13/00 ,  G11C13/0007 ,  G11C13/0014 ,  G11C13/0016 ,  G11C2213/32 ,  H01L27/2436 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/145 ,  H01L45/146 ,  H01L45/1675 ,  H01L45/1683

    摘要： Wordline stacks are arranged parallel at a distance from one another on a substrate surface. Bitlines are arranged transversely to the wordline stacks at a distance from one another. Source/drain regions are formed as doped regions in the vicinity of the wordline stacks. A resistive layer is disposed between a plurality of the source/drain regions and the bitlines and formed of a material having a resistance that is switched by an applied voltage. Source lines are arranged parallel to the wordline stacks so that they connect further pluralities of the source/drain regions.

    摘要翻译： 字线堆叠在衬底表面上彼此间隔一定距离平行排列。 位线横向于彼此间隔一定距离的字线堆栈布置。 源极/漏极区域形成为字线堆叠附近的掺杂区域。 电阻层设置在多个源极/漏极区域和位线之间，并且由具有通过施加电压切换的电阻的材料形成。 源极线平行于字线堆栈布置，使得它们连接更多个源极/漏极区域。