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    Enhanced interconnect link width modulation for power savings
    1.
    发明授权
    Enhanced interconnect link width modulation for power savings 有权
    增强的互连链路宽度调制功率节省

    公开(公告)号：US08868955B2

    公开(公告)日：2014-10-21

    申请号：US13175794

    申请日：2011-07-01

    申请人： Venkatraman Iyer ,  Robert G. Blankenship ,  Dennis R. Halicki

    发明人： Venkatraman Iyer ,  Robert G. Blankenship ,  Dennis R. Halicki

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3287 ,  G06F1/3206 ,  G06F1/3243 ,  Y02D10/152 ,  Y02D10/171

    摘要： Methods and apparatus relating to enhanced interconnect link width modulation for power savings are described. In one embodiment, the width of a link is modified from a first width to a second width in response to a power management flit, while non-idle flits continue to be transmitted over the link after transmission of the power management flit. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了与增强的互连链路宽度调制相关的功率节省的方法和装置。 在一个实施例中，响应于电源管理飞行，链路的宽度从第一宽度修改为第二宽度，而在发送电源管理飞行之后，非空闲飞行继续在链路上传输。 还公开并要求保护其他实施例。

    Embedded control channel for high speed serial interconnect
    3.
    发明授权
    Embedded control channel for high speed serial interconnect 有权
    用于高速串行互连的嵌入式控制通道

    公开(公告)号：US09229897B2

    公开(公告)日：2016-01-05

    申请号：US13537837

    申请日：2012-06-29

    申请人： Venkatraman Iyer ,  Debendra Das Sharma ,  Robert G. Blankenship ,  Darren S. Jue

    发明人： Venkatraman Iyer ,  Debendra Das Sharma ,  Robert G. Blankenship ,  Darren S. Jue

    IPC分类号： G06F13/40 ,  G06F13/42

    CPC分类号： G06F13/4291

    摘要： Methods and apparatus for embedding a control channel in a high speed serial interconnect having multiple data lanes. Operational aspects of the interconnect are controlled via use of control channel data that is sent over one or more of the data lanes on a periodic basis. A link state cycle is employed that includes a link control period during which control information is transferred over the interconnect and a link control interval between link control periods during which other links states are implemented, such as for transferring data or operating the link in a low power state. The link state cycles at transmitter and receiver ports are synchronized to account for link transmit latencies, and the timing of link state cycles corresponding to a bidirectional exchange of link control information may be configured to support an overlapping implementation or to facilitate a request/response link control protocol.

    摘要翻译： 用于在具有多个数据通道的高速串行互连中嵌入控制信道的方法和装置。 通过使用在周期性地通过一个或多个数据通道发送的控制信道数据来控制互连的操作方面。 使用链路状态周期，其包括链路控制周期，在该链路控制周期期间控制信息通过互连传送，以及链路控制周期之间的链路控制间隔，在链路控制周期期间实现其他链路状态，例如用于传送数据或以低的速率操作链路 电源状态 在发射机和接收机端口处的链路状态周期被同步以考虑链路发射延迟，并且与链路控制信息的双向交换相对应的链路状态周期的定时可以被配置为支持重叠实现或促进请求/响应链路 控制协议。

    Repurposing data lane as clock lane by migrating to reduced speed link operation
    4.
    发明授权
    Repurposing data lane as clock lane by migrating to reduced speed link operation 有权
    通过迁移到降低速度链路操作来重新定位数据通道作为时钟通道

    公开(公告)号：US08717882B2

    公开(公告)日：2014-05-06

    申请号：US13175798

    申请日：2011-07-01

    申请人： Venkatraman Iyer ,  Robert G. Blankenship ,  Allen J. Baum

    发明人： Venkatraman Iyer ,  Robert G. Blankenship ,  Allen J. Baum

    IPC分类号： H04J3/06

    CPC分类号： G06F11/1428 ,  G06F11/1423 ,  G06F11/1604

    摘要： Methods and apparatus relating to repurposing a data lane as a clock lane by migrating to reduced speed link operation are described. In one embodiment, speed of a link is reduced upon detection of failure on a clock lane of the link and one of a plurality of data lanes of a link is repurposed as a replacement clock lane. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述通过迁移到降低速度链接操作将与数据通道重新设置为时钟通道有关的方法和装置。 在一个实施例中，在检测到链路的时钟通道上的故障并且链路的多个数据通道中的一个被重新利用作为替换时钟通道时，链路的速度被降低。 还公开并要求保护其他实施例。

    FAST DESKEW WHEN EXITING LOW-POWER PARTIAL-WIDTH HIGH SPEED LINK STATE
    7.
    发明申请
    FAST DESKEW WHEN EXITING LOW-POWER PARTIAL-WIDTH HIGH SPEED LINK STATE 有权
    退出低功率部分宽度高速链接状态时的快速桌面

    公开(公告)号：US20140095751A1

    公开(公告)日：2014-04-03

    申请号：US13631876

    申请日：2012-09-29

    申请人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Debendra Das Sharma

    发明人： Venkatraman Iyer ,  Darren S. Jue ,  Robert G. Blankenship ,  Debendra Das Sharma

    IPC分类号： G06F13/38

    CPC分类号： G06F13/42 ,  G06F1/3253 ,  G06F13/38 ,  G06F13/382 ,  G06F13/4265 ,  Y02D10/14 ,  Y02D10/151

    摘要： Methods and apparatus relating to fast deskew when exiting a low-power partial-width high speed link state are described. In one embodiment, an exit flit on active lanes and/or a wake signal/sequence on idle lanes may be transmitted at a first point in time to cause one or more idle lanes of a link to enter an active state. At a second point in time (following or otherwise subsequent to the first point in time), training sequences are transmitted over the one or more idle lanes of the link. And, the one or more idle lanes are deskewed in response to the training sequences and prior to a third point in time (following or otherwise subsequent to the second point in time). Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了在退出低功率部分宽度高速链路状态时与快速偏移校正有关的方法和装置。 在一个实施例中，可以在第一时间点上传输有效车道上的出口飞行和/或空闲车道上的唤醒信号/序列，以使链路的一个或多个空闲车道进入活动状态。 在第二时间点（在第一时间点之后或之后），在链路的一个或多个空闲车道上发送训练序列。 并且，一个或多个空闲车道响应于训练序列而在第三时间点之前（在第二时间点之后或之后的其他时间）进行了偏斜校正。 还公开并要求保护其他实施例。

    EMBEDDED CONTROL CHANNEL FOR HIGH SPEED SERIAL INTERCONNECT
    8.
    发明申请
    EMBEDDED CONTROL CHANNEL FOR HIGH SPEED SERIAL INTERCONNECT 有权
    嵌入式控制通道用于高速串行互连

    公开(公告)号：US20140006677A1

    公开(公告)日：2014-01-02

    申请号：US13537837

    申请日：2012-06-29

    申请人： Venkatraman Iyer ,  Debendra Das Sharma ,  Robert G. Blankenship ,  Darren S. Jue

    发明人： Venkatraman Iyer ,  Debendra Das Sharma ,  Robert G. Blankenship ,  Darren S. Jue

    IPC分类号： G06F13/40

    CPC分类号： G06F13/4291

    摘要： Methods and apparatus for embedding a control channel in a high speed serial interconnect having multiple data lanes. Operational aspects of the interconnect are controlled via use of control channel data that is sent over one or more of the data lanes on a periodic basis. A link state cycle is employed that includes a link control period during which control information is transferred over the interconnect and a link control interval between link control periods during which other links states are implemented, such as for transferring data or operating the link in a low power state. The link state cycles at transmitter and receiver ports are synchronized to account for link transmit latencies, and the timing of link state cycles corresponding to a bidirectional exchange of link control information may be configured to support an overlapping implementation or to facilitate a request/response link control protocol.

    摘要翻译： 用于在具有多个数据通道的高速串行互连中嵌入控制信道的方法和装置。 通过使用在周期性地通过一个或多个数据通道发送的控制信道数据来控制互连的操作方面。 使用链路状态周期，其包括链路控制周期，在该链路控制周期期间控制信息通过互连传送，以及链路控制周期之间的链路控制间隔，在链路控制周期期间实现其他链路状态，例如用于传送数据或以低的速率操作链路 电源状态 在发射机和接收机端口处的链路状态周期被同步以考虑链路发射延迟，并且与链路控制信息的双向交换相对应的链路状态周期的定时可以被配置为支持重叠实现或促进请求/响应链路 控制协议。