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    Processing node including a plurality of processor cores and an interconnect configurable in a test-mode to cause first and second transaction source indicators to be interchanged
    2.
    发明授权
    Processing node including a plurality of processor cores and an interconnect configurable in a test-mode to cause first and second transaction source indicators to be interchanged 有权
    处理节点包括多个处理器核和可配置成测试模式的互连，以使第一和第二事务源指示符互换

    公开(公告)号：US07165132B1

    公开(公告)日：2007-01-16

    申请号：US10956650

    申请日：2004-10-01

    申请人： Creigton S. Asato ,  Kevin J. McGrath ,  William A. Hughes ,  Vydhyanathan Kalyanasundharam

    发明人： Creigton S. Asato ,  Kevin J. McGrath ,  William A. Hughes ,  Vydhyanathan Kalyanasundharam

    IPC分类号： G06F13/00 ,  G06F9/46 ,  G06F19/00

    CPC分类号： G06F15/16

    摘要： In one embodiment, a processing node includes a plurality of processor cores and a reconfigurable interconnect. The processing node also includes a controller configured to schedule transactions received from each processor core. The interconnect may be coupled to convey between a first processor core and the controller, transactions that each include a first corresponding indicator that indicates the source of the transaction. The interconnect may also be coupled to convey transactions between a second processor core and the controller, transactions that each include a second corresponding indicator that indicates the source of the transaction. When operating in a first mode, the interconnect is configurable to cause the first indicator to indicate that the corresponding transactions were conveyed from the second processor core and to cause the second indicator to indicate that the corresponding transactions were conveyed from the first processor core.

    摘要翻译： 在一个实施例中，处理节点包括多个处理器核和可重配置互连。 处理节点还包括被配置为调度从每个处理器核心接收的事务的控制器。 互连可以被耦合以在第一处理器核心和控制器之间传送，每个事务包括指示事务源的第一对应指示符。 互连还可以被耦合以在第二处理器核心和控制器之间传送事务，每个事务包括指示事务源的第二对应指示符。 当以第一模式操作时，互连可配置为使得第一指示符指示相应的事务从第二处理器核心传送并使第二指示符指示对应的事务从第一处理器核心传送。

    Processor power management and method
    4.
    发明授权
    Processor power management and method 有权
    处理器电源管理和方法

    公开(公告)号：US08195887B2

    公开(公告)日：2012-06-05

    申请号：US12356624

    申请日：2009-01-21

    申请人： William A. Hughes ,  Kiran K. Bondalapati ,  Vydhyanathan Kalyanasundharam ,  Kevin M. Lepak ,  Benjamin T. Sander

    发明人： William A. Hughes ,  Kiran K. Bondalapati ,  Vydhyanathan Kalyanasundharam ,  Kevin M. Lepak ,  Benjamin T. Sander

    IPC分类号： G06F12/08 ,  G06F1/32

    CPC分类号： G06F12/0831 ,  G06F1/3203 ,  G06F1/324 ,  G06F12/0808 ,  G06F2212/1028 ,  Y02D10/126 ,  Y02D10/13 ,  Y02D50/20

    摘要： A data processing device is disclosed that includes multiple processing cores, where each core is associated with a corresponding cache. When a processing core is placed into a first sleep mode, the data processing device initiates a first phase. If any cache probes are received at the processing core during the first phase, the cache probes are serviced. At the end of the first phase, the cache corresponding to the processing core is flushed, and subsequent cache probes are not serviced at the cache. Because it does not service the subsequent cache probes, the processing core can therefore enter another sleep mode, allowing the data processing device to conserve additional power.

    摘要翻译： 公开了一种数据处理设备，其包括多个处理核心，其中每个核心与相应的高速缓存相关联。 当处理核心被置于第一睡眠模式时，数据处理设备启动第一阶段。 如果在第一阶段期间在处理核心处接收到任何高速缓存探测器，则对缓存探测器进行服务。 在第一阶段结束时，与处理核心相对应的高速缓冲存储器被刷新，并且后续高速缓存探测器不在缓存处被服务。 因为它不服务后续的缓存探测器，因此处理核心可以进入另一个睡眠模式，从而允许数据处理设备节省额外的功率。

    Communicating between Partitions in a Statically Partitioned Multiprocessing System
    5.
    发明申请
    Communicating between Partitions in a Statically Partitioned Multiprocessing System 有权
    在静态分区多处理系统中分区间进行通信

    公开(公告)号：US20090037688A1

    公开(公告)日：2009-02-05

    申请号：US11831102

    申请日：2007-07-31

    申请人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Patrick Conway ,  Jeffrey Dwork

    发明人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Patrick Conway ,  Jeffrey Dwork

    IPC分类号： G06F12/06

    CPC分类号： G06F15/17

    摘要： In one embodiment, a method comprises assigning a unique node number to each of a first plurality of nodes in a first partition of a system and a second plurality of nodes in a second partition of the system. A first memory address space spans first memory included in the first partition and a second memory address space spans second memory included in the second partition. The first memory address space and the second memory address space are generally logically distinct. The method further comprises programming a first address map in the first partition to map the first memory address space to node numbers, wherein the programming comprises mapping a first memory address range within the first memory address space to a first node number assigned to a first node of the second plurality of nodes in the second partition, whereby the first memory address range is mapped to the second partition.

    摘要翻译： 在一个实施例中，一种方法包括向系统的第一分区中的第一多个节点和系统的第二分区中的第二多个节点中的每一个分配唯一的节点号。 第一存储器地址空间跨越包括在第一分区中的第一存储器，并且第二存储器地址空间跨越包括在第二分区中的第二存储器。 第一存储器地址空间和第二存储器地址空间通常在逻辑上是不同的。 该方法还包括编程第一分区中的第一地址映射以将第一存储器地址空间映射到节点号，其中编程包括将第一存储器地址空间内的第一存储器地址范围映射到分配给第一节点的第一节点号 的第二分区中的第二多个节点，由此第一存储器地址范围被映射到第二分区。

    Read port design and method for register array
    6.
    发明授权
    Read port design and method for register array 有权
    读端口设计和寄存器阵列的方法

    公开(公告)号：US06542423B1

    公开(公告)日：2003-04-01

    申请号：US09955619

    申请日：2001-09-18

    申请人： Vydhyanathan Kalyanasundharam ,  Ajay Naini

    发明人： Vydhyanathan Kalyanasundharam ,  Ajay Naini

    IPC分类号： G11C700

    CPC分类号： G11C7/1015 ,  G11C7/1036 ,  G11C7/12 ,  G11C15/04 ,  G11C2207/007

    摘要： A register array system including a first number of rows by a second number of columns of data registers, a read line, a read bit line, and a single pull down device corresponding to each data register in each column of data registers and configured to discharge, in response to being turned on, the read bit line corresponding to the column of data registers. The pull down device corresponding to a data register is only turned in response to a clock signal, a read enable signal, and the data stored in the data register each having a high value. Therefore, the capacitance associated with the read bit line corresponding to a column of data registers stays at the same capacitance value during the precharging phase and during a multi-hot condition. The problem of voltage droop caused by charging sharing in a multi-hot condition is thus eliminated.

    摘要翻译： 一种寄存器阵列系统，其包括数据寄存器的第二数量列的第一数量的行，读取行，读取位线和对应于每列数据寄存器中的每个数据寄存器的单个下拉器件，并且被配置为放电 响应于被接通，对应于数据列的读位线寄存器。 对应于数据寄存器的下拉装置仅响应于时钟信号，读使能信号和存储在每个具有高值的数据寄存器中的数据而被转换。 因此，与数据寄存器列对应的读位线相关的电容在预充电阶段和多热条件期间保持在相同的电容值。 因此消除了在多热条件下的充电共享引起的电压下降的问题。

    METHODS AND APPARATUS FOR ECC MEMORY ERROR INJECTION
    8.
    发明申请
    METHODS AND APPARATUS FOR ECC MEMORY ERROR INJECTION 审中-公开
    ECC记忆体错误注射的方法和装置

    公开(公告)号：US20130139008A1

    公开(公告)日：2013-05-30

    申请号：US13306651

    申请日：2011-11-29

    申请人： Vydhyanathan Kalyanasundharam ,  Dean A. Liberty

    发明人： Vydhyanathan Kalyanasundharam ,  Dean A. Liberty

    IPC分类号： G06F11/00

    CPC分类号： G06F11/1064 ,  G06F11/2215 ,  G06F2211/1088 ,  G06F2211/109

    摘要： An error injection module for injecting errors into an ECC memory selects a target address associated with the ECC memory, selects an error injection pattern, and sets a redirect address of the scrubber to the target address. During an injection mode of the scrubber, the error injection module injects the error injection pattern into the target address of the ECC memory with the scrubber.

    摘要翻译： 用于将错误注入到ECC存储器中的错误注入模块选择与ECC存储器相关联的目标地址，选择错误注入模式，并将擦除器的重定向地址设置为目标地址。 在洗涤器的喷射模式期间，误差喷射模块使用洗涤器将误差喷射模式注入到ECC存储器的目标地址中。

    Shared Resources in a Chip Multiprocessor
    9.
    发明申请
    Shared Resources in a Chip Multiprocessor 有权
    芯片多处理器中的共享资源

    公开(公告)号：US20110024800A1

    公开(公告)日：2011-02-03

    申请号：US12899979

    申请日：2010-10-07

    申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

    发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

    IPC分类号： H01L23/52 ,  H01L21/326

    CPC分类号： G06F15/8007

    摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller configured to receive a first read operation addressing a first register. The node controller is configured to return a first value in response to the first read operation, dependent on which processor core transmitted the first read operation. In another embodiment, the node comprises the processor cores and the node controller. The node controller comprises a queue shared by the processor cores. The processor cores are configured to transmit communications at a maximum rate of one every N clock cycles, where N is an integer equal to a number of the processor cores. In still another embodiment, a node comprises the processor cores and a plurality of fuses shared by the processor cores. In some embodiments, the node components are integrated onto a single integrated circuit chip (e.g. a chip multiprocessor).

    摘要翻译： 在一个实施例中，节点包括多个处理器核心和节点控制器，其被配置为接收寻址第一寄存器的第一读取操作。 节点控制器被配置为响应于第一读取操作而返回第一值，取决于哪个处理器核发送第一读取操作。 在另一个实施例中，节点包括处理器核心和节点控制器。 节点控制器包括由处理器核共享的队列。 处理器核被配置为以每N个时钟周期一个最大速率发送通信，其中N是等于处理器核心数的整数。 在另一个实施例中，节点包括处理器核和由处理器核共享的多个保险丝。 在一些实施例中，节点组件被集成到单个集成电路芯片（例如，芯片多处理器）上。

    Communicating between partitions in a statically partitioned multiprocessing system
    10.
    发明授权
    Communicating between partitions in a statically partitioned multiprocessing system 有权
    在静态分区的多处理系统中的分区之间进行通信

    公开(公告)号：US07882327B2

    公开(公告)日：2011-02-01

    申请号：US11831102

    申请日：2007-07-31

    申请人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Patrick Conway ,  Jeffrey Dwork

    发明人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Patrick Conway ,  Jeffrey Dwork

    IPC分类号： G06F12/02

    CPC分类号： G06F15/17

    摘要： In one embodiment, a method comprises assigning a unique node number to each of a first plurality of nodes in a first partition of a system and a second plurality of nodes in a second partition of the system. A first memory address space spans first memory included in the first partition and a second memory address space spans second memory included in the second partition. The first memory address space and the second memory address space are generally logically distinct. The method further comprises programming a first address map in the first partition to map the first memory address space to node numbers, wherein the programming comprises mapping a first memory address range within the first memory address space to a first node number assigned to a first node of the second plurality of nodes in the second partition, whereby the first memory address range is mapped to the second partition.

    摘要翻译： 在一个实施例中，一种方法包括向系统的第一分区中的第一多个节点和系统的第二分区中的第二多个节点中的每一个分配唯一的节点号。 第一存储器地址空间跨越包括在第一分区中的第一存储器，并且第二存储器地址空间跨越包括在第二分区中的第二存储器。 第一存储器地址空间和第二存储器地址空间通常在逻辑上是不同的。 该方法还包括编程第一分区中的第一地址映射以将第一存储器地址空间映射到节点号，其中编程包括将第一存储器地址空间内的第一存储器地址范围映射到分配给第一节点的第一节点号 的第二分区中的第二多个节点，由此第一存储器地址范围被映射到第二分区。