公开(公告)号：WO2013108911A1

公开(公告)日：2013-07-25

申请号：PCT/JP2013/051010

申请日：2013-01-18

Applicant: 富士電機株式会社

Inventor： 宮崎　正行 ,  吉村　尚 ,  瀧下　博 ,  栗林　秀直

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7395 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/268 ,  H01L21/324 ,  H01L29/0615 ,  H01L29/0646 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/0834 ,  H01L29/1004 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/36 ,  H01L29/41708 ,  H01L29/49 ,  H01L29/6609 ,  H01L29/66333 ,  H01L29/861

Abstract: 　プロトン注入（１６）した後、炉アニール処理により水素誘起ドナーを形成してｎ型フィールドストップ層（３）を形成し、さらにレーザーアニール処理によりプロトン通過領域（１４）に生成したディスオーダーを低減してｎ型ディスオーダー低減領域（１８）を形成する。このように、プロトン注入（１６）によるｎ型フィールドストップ層（３）とｎ型ディスオーダー低減領域（１８）を形成して、導通抵抗が低く漏れ電流などの電気的特性を改善できる安定で安価な半導体装置およびその製造方法を提供することができる。

Abstract translation: 在本发明中，在质子注入（16）之后，通过炉退火处理形成氢诱导供体形成n型场阻挡层（3），此外，在质子传输区域（14 ）通过激光退火处理而减少，形成n型减少无序区域（18）。 以这种方式，可以提供：稳定的低成本半导体器件，其可以通过形成n型减少无序区域（18）和n型减少无序区域（18）而具有改善的电特性，例如低导电电阻和无泄漏电流 （3）由质子注入产生（16）; 以及半导体装置的制造方法。

公开(公告)号：WO2013094297A1

公开(公告)日：2013-06-27

申请号：PCT/JP2012/076689

申请日：2012-10-16

Applicant: 住友電気工業株式会社

Inventor： 和田　圭司 ,  日吉　透

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/66333 ,  H01L21/02529 ,  H01L21/043 ,  H01L21/0455 ,  H01L29/0834 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/66068 ,  H01L29/7393 ,  H01L29/7395

Abstract: 　炭化珪素基板（３０）は、互いに対向する第１の面（Ｓ１）および第２の面（Ｓ２）を有するｎ型ドリフト層（３２）と、ｎ型ドリフト層（３２）の第１の面（Ｓ１）に設けられたｐ型ボディ領域（３３）と、ｐ型ボディ領域（３３）によってｎ型ドリフト層（３２）から隔てられるようにｐ型ボディ領域（３３）の上に設けられたｎ型エミッタ領域（３４）とを含む。ゲート絶縁膜（１１）は、ｎ型ドリフト層（３２）とｎ型エミッタ領域（３４）とをつなぐようにｐ型ボディ領域（３３）上に設けられている。ｐ型Ｓｉコレクタ層（７０）は、ｎ型ドリフト層（３２）の第２の面（Ｓ２）に面するように炭化珪素基板（３０）上に直接設けられている。

Abstract translation: 碳化硅基板（30）包括：具有彼此相对的第一表面（S1）和第二表面（S2）的n型漂移层（32）; 设置在n型漂移层（32）的第一表面（S1）上的p型体区（33）; 以及配置在p型体区域（33）上的n型发射极区域（34），以便通过p型体区域（33）与n型漂移层（32）分离。 栅极绝缘膜（11）以连接n型漂移层（32）和n型发射极区域（34）的方式设置在p型体区域（33）上。 p型硅集电体层（70）以与n型漂移层（32）的第二表面（S2）相对的方式直接设置在碳化硅衬底（30）上。

公开(公告)号：WO2013089256A1

公开(公告)日：2013-06-20

申请号：PCT/JP2012/082582

申请日：2012-12-14

Applicant: 富士電機株式会社

Inventor： 瀧下　博 ,  吉村　尚 ,  宮崎　正行 ,  栗林　秀直

IPC: H01L29/739 ,  H01L21/265 ,  H01L21/329 ,  H01L21/336 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L29/0615 ,  H01L21/263 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/36 ,  H01L29/6609 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/861

Abstract: 　ｎ - ドリフト層となるｎ型半導体基板の裏面から複数回のプロトン照射を繰り返し行い、ｎ - ドリフト層の基板裏面側の内部に、ｎ型半導体基板よりも低抵抗のｎ型ＦＳ層を形成する。このｎ型ＦＳ層を形成するための複数回のプロトン照射の際に、前回のプロトン照射で残されたディスオーダー（７）による移動度低下を補償するように、次回のプロトン照射を行う。そのとき、２回目以降のプロトン照射を、その１回前のプロトン照射により形成されたディスオーダー（７）の位置を目標にしてプロトン照射を行う。これにより、プロトン照射および熱処理後にも、ディスオーダー（７）が少なく、漏れ電流の増加等の特性不良の発生を抑えることができ、かつ高濃度の水素関連ドナー層を有するｎ型ＦＳ層を形成することができる。

Abstract translation: 从作为n漂移层的n型半导体基板的反面重复进行多个质子照射，具有比n型半导体基板低的电阻的n型FS层是 形成在更靠近基板的反面的一侧的n-漂移层的内部。 在为了形成n型FS层而执行的多个质子照射期间，进行后续的每个质子照射，以便补偿由于先前的质子照射留下的紊乱（7）而导致的迁移率的降低。 执行第二次和随后的质子照射中的每一个以靶向由先前的质子照射形成的病症（7）的位置。 从而可以形成几乎没有障碍（7）的n型FS层，这使得可以最小化诸如泄漏电流增加的特征缺陷的发生，并且具有高浓度氢相关供体 即使在质子照射和热处理之后。

公开(公告)号：WO2013069113A1

公开(公告)日：2013-05-16

申请号：PCT/JP2011/075838

申请日：2011-11-09

Applicant: トヨタ自動車株式会社 ,  亀山 悟

Inventor： 亀山　悟

IPC: H01L27/04 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861

CPC classification number: H01L27/0664 ,  H01L21/26513 ,  H01L21/268 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/6609 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/861

Abstract: 　ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置を提供する。この半導体装置では、ダイオード領域は、第２導電型のカソード層を備えている。カソード層の第２導電型の不純物濃度は、少なくとも２以上のピークを有する曲線状に分布しており、カソード層のいずれの深さにおいても、第２導電型の不純物濃度は第１導電型の不純物濃度よりも高くなっている。

Abstract translation: 提供一种二极管区域和IGBT区域形成在同一半导体衬底上的半导体器件。 在半导体器件中，二极管区域设置有第二导电型阴极层。 阴极层的第二导电型杂质浓度具有至少两个峰的分布曲线，并且第二导电型杂质浓度高于阴极层的任何深度处的第一导电型杂质浓度。

公开(公告)号：WO2012068777A1

公开(公告)日：2012-05-31

申请号：PCT/CN2011/001926

申请日：2011-11-18

Applicant: 复旦大学 ,  王鹏飞 ,  林曦 ,  张卫

Inventor： 王鹏飞 ,  林曦 ,  张卫

IPC: H01L21/60

CPC classification number: H01L29/66333 ,  H01L21/76275 ,  H01L29/41741

公开(公告)号：WO2012056536A1

公开(公告)日：2012-05-03

申请号：PCT/JP2010/069106

申请日：2010-10-27

Applicant: 富士電機株式会社 ,  魯 鴻飛

Inventor： 魯　鴻飛

IPC: H01L21/336 ,  H01L21/322 ,  H01L29/32 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L21/26513 ,  H01L21/268 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0661 ,  H01L29/167 ,  H01L29/36 ,  H01L29/404 ,  H01L29/66333 ,  H01L29/7395

Abstract: 　ｎ - ドリフト領域（１）の表面には、ｐ + コレクタ領域（８）が設けられている。ｐ + コレクタ領域（８）は、ｎ - ドリフト領域（１）とｐｎ接合をなす。コレクタ電極（９）は、ｐ + コレクタ領域（８）に接する。ｎ - ドリフト領域（１）とｐ + コレクタ領域（８）との界面には、ｎ - ドリフト領域（１）からｐ + コレクタ領域（８）に跨って、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域（１０）が設けられている。低ライフタイム領域（１０）は、ｐ + コレクタ領域（８）を形成するために注入されたｐ型不純物の濃度分布に対応して部分的に活性化され、ほぼ活性化されていない状態にある。低ライフタイム領域（１０）は、ｐ + コレクタ領域（８）よりも活性化率が低い。ｐ + コレクタ領域（８）は、コレクタ電極（９）側の表面から例えば０．５μｍ以上０．８μｍ以下の深さまでが電気的に完全に活性化されている。

Abstract translation: 在n漂移区域（1）的表面上设置p +集电极区域（8）。 p +集电极区（8）与n-漂移区（1）形成pn结。 集电极（9）与p +集电极区域（8）接触。 在n-漂移区域（1）与p +集电极区域（8）之间的界面上，在p +集电极区域上提供具有比其它区域的载流子寿命更短的载流子寿命的低寿命区域（10） 8）从n-漂移区域（1）。 对应于被注入以形成p +集电极区域（8）的ap型杂质的浓度分布，低寿命区域（10）被部分地激活，并且低寿命区域处于低寿命区域基本上不 活性。 低寿命区域（10）的活化率低于p +集电极区域（8）的活化率。 p +集电极区域（8）被完全电激活到距集电极（9）侧的表面例如0.5-0.8μm的深度。

公开(公告)号：WO2012051133A2

公开(公告)日：2012-04-19

申请号：PCT/US2011/055671

申请日：2011-10-11

Applicant: IO SEMICONDUCTOR, INC. ,  MOLIN, Stuart B. ,  STUBER, Michael A.

Inventor： MOLIN, Stuart B. ,  STUBER, Michael A.

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48

CPC classification number: H01L27/1203 ,  H01L21/6835 ,  H01L21/823487 ,  H01L21/84 ,  H01L23/481 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/94 ,  H01L27/0823 ,  H01L27/088 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/41741 ,  H01L29/66272 ,  H01L29/66333 ,  H01L29/66363 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/73 ,  H01L29/732 ,  H01L29/7395 ,  H01L29/744 ,  H01L29/7802 ,  H01L29/7812 ,  H01L29/7813 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/11002 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/1403 ,  H01L2224/94 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/014 ,  H01L2224/11 ,  H01L2924/00

Abstract: A vertical semiconductor device (e.g. a vertical power device, an IGBT device, a vertical bipolar transistor, a UMOS device or a GTO thyristor) is formed with an active semiconductor region, within which a plurality of semiconductor structures have been fabricated to form an active device, and below which at least a portion of a substrate material has been removed to isolate the active device, to expose at least one of the semiconductor structures for bottom side electrical connection and to enhance thermal dissipation. At least one of the semiconductor structures is preferably contacted by an electrode at the bottom side of the active semiconductor region.

Abstract translation: 垂直半导体器件（例如，垂直功率器件，IGBT器件，垂直双极晶体管，UMOS器件或GTO晶闸管）形成有有源半导体区域，在有源半导体区域内形成有多个半导体 已经制造了结构以形成有源器件，并且在该低于该结构之下，已经去除了至少一部分衬底材料以隔离有源器件，以暴露用于底面电连接的半导体结构中的至少一个并且增强散热。 至少一个半导体结构最好与有源半导体区域底部的电极接触。

公开(公告)号：WO2011118104A1

公开(公告)日：2011-09-29

申请号：PCT/JP2010/072871

申请日：2010-12-20

Applicant: 住友電気工業株式会社 ,  原田 真 ,  佐々木 信 ,  西口 太郎 ,  沖田 恭子 ,  和田 圭司 ,  宮崎 富仁

Inventor： 原田　真 ,  佐々木　信 ,  西口　太郎 ,  沖田　恭子 ,  和田　圭司 ,  宮崎　富仁

IPC: H01L21/02 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/02002 ,  H01L21/02008 ,  H01L21/2007 ,  H01L29/045 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/7395

Abstract: 　半導体装置（１）は、半導体層（２１～２５）および基板（２）を有する。半導体層（２１～２５）は、電流経路の少なくとも一部を構成し、かつ炭化珪素から作られている。基板（２）は、半導体層（２１～２５）を支持する第１の面（２Ａ）と、第１の面（２Ａ）に対向する第２の面（２Ｂ）とを有する。また基板（２）は、４Ｈ型の単結晶構造を有する炭化珪素から作られている。また基板（２）は、フォトルミネッセンス測定において波長３９０ｎｍ付近のピーク強度に対する波長５００ｎｍ付近のピーク強度の比が０．１以下となる物性を有する。これにより、低いオン抵抗を有する半導体装置（１）が得られる。

Abstract translation: 公开了具有半导体层（21-25）和衬底（2）的半导体器件（1）。 半导体层（21-25）由碳化硅制成，并且包括电流路径的至少一部分。 基板（2）具有用于支撑半导体层（21-25）的第一表面（2A）和面向第一表面（2A）的第二表面（2B）。 此外，基板（2）由具有4H型单晶结构的碳化硅制成。 此外，基板（2）具有物理性质，当测量光致发光时，500nm附近的波长的峰值强度与390nm附近的波长的峰值强度的比率小于或等于0.1。 所公开的方法导致具有低导通电阻的半导体器件（1）。

公开(公告)号：WO2010147028A1

公开(公告)日：2010-12-23

申请号：PCT/JP2010/059697

申请日：2010-06-08

Applicant: ミツミ電機株式会社 ,  藤岡 靖秀 ,  神原 康司 ,  菊地 洋明

Inventor： 藤岡　靖秀 ,  神原　康司 ,  菊地　洋明

IPC: H01L21/301 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/66712 ,  H01L21/78 ,  H01L24/27 ,  H01L29/0657 ,  H01L29/66333 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/10158 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/3512 ,  H01L2924/00

Abstract: 　複数の第一領域と前記複数の第一領域の間に位置する複数の第二領域とを有する半導体基板を用いて複数の半導体チップを製造する方法であって、a) 前記複数の第一領域の裏面を部分的にエッチングすることで、前記複数の第二領域内に複数の厚板部と前記複数の第一領域を包含する複数の薄板部とを形成する工程、b) 製造される前記複数の半導体チップの種類に応じて、前記複数の薄板部の裏面を加工する工程、c) 前記複数の第二領域の各第二領域の両側の前記複数の第一領域との境界に沿って前記半導体基板を切断することで、前記複数の第一領域を切り離す工程と、を含むことを特徴とする複数の半導体チップを製造する方法。

Abstract translation: 公开了一种使用具有多个第一区域和位于第一区域之间的多个第二区域的半导体衬底来制造多个半导体芯片的方法。 该方法包括：a）通过部分蚀刻第一区域的后表面，在第二区域中形成包括第一区域的多个厚板部分和多个薄板部分的步骤; b）根据要制造的半导体芯片的类型处理薄板部分的后表面的步骤; 以及c）通过沿着各个第二区域和所述第一区域的两侧之间的边界切割所述半导体衬底而将所述第一区域彼此切割和分离的步骤。

公开(公告)号：WO2009115630A1

公开(公告)日：2009-09-24

申请号：PCT/ES2009/070043

申请日：2009-02-25

Applicant: CONSEJO SUPERIOR DE INVESTIGACIONES CIENTIFICAS ,  VELLVEHI HERNANDEZ, Miquel ,  JORDA SANUY, Xavier ,  GALVEZ SANCHEZ, José Luis ,  GODIGNON, Philippe ,  PERPIÑA GIRIBET, Xavier

Inventor： VELLVEHI HERNANDEZ, Miquel ,  JORDA SANUY, Xavier ,  GALVEZ SANCHEZ, José Luis ,  GODIGNON, Philippe ,  PERPIÑA GIRIBET, Xavier

IPC: H01L29/32 ,  H03K17/08

CPC classification number: H01L29/7395 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/66333

Abstract: Se presenta un nuevo método de fabricación de dispositivos IGBT, con capacidad de bloqueo en inversa. Para ello, se ha utilizado la técnica de aislamiento por trinchera donde el proceso de impurificación de la misma se ha realizado utilizando una fuente sólida con obleas de boro, resultando en un abaratamiento tanto en material de partida como en una reducción del tiempo de proceso.

Abstract translation: 本发明涉及一种用于制造具有反向阻挡能力的IGBT器件的新颖方法，其包括使用沟槽隔离技术，其中使用具有硼晶片的固体源掺杂沟槽，从而降低起始材料和 处理时间。