公开(公告)号：WO2010027727A3

公开(公告)日：2010-06-10

申请号：PCT/US2009054739

申请日：2009-08-24

Applicant: MAXPOWER SEMICONDUCTOR INC ,  PAUL AMIT ,  DARWISH MOHAMED N

Inventor： PAUL AMIT ,  DARWISH MOHAMED N

IPC: H01L21/336 ,  H01L21/265

CPC classification number: H01L29/7813 ,  H01L21/2256 ,  H01L21/2257 ,  H01L21/26506 ,  H01L21/26586 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0653 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/408 ,  H01L29/41741 ,  H01L29/42368 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7827

Abstract: An edge termination structure includes a final dielectric trench containing permanent charge. The final dielectric trench is surrounded by first conductivity type semiconductor material (doped by lateral outdiffusion from the trenches), which in turn is laterally surrounded by second conductivity type semiconductor material.

Abstract translation: 边缘终端结构包括包含永久电荷的最终介电沟槽。 最终的电介质沟槽由第一导电类型半导体材料（由沟槽的侧向外扩散掺杂）围绕，而沟道又由第二导电型半导体材料横向包围。

公开(公告)号：WO2009131845A3

公开(公告)日：2010-04-01

申请号：PCT/US2009040069

申请日：2009-04-09

Applicant: INNOVALIGHT INC ,  TERRY MASON ,  ANTONIADIS HOMER ,  POPLAVSKYY DMITRY ,  KELMAN MAXIM

Inventor： TERRY MASON ,  ANTONIADIS HOMER ,  POPLAVSKYY DMITRY ,  KELMAN MAXIM

IPC: H01L21/265 ,  H01L31/042

CPC classification number: H01L21/2256 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/02601 ,  H01L21/02628 ,  H01L21/2257 ,  H01L31/1804 ,  Y02E10/547 ,  Y02P70/521

Abstract: A method of forming a diffusion region is disclosed. The method includes depositing a nanoparticle ink on a surface of a wafer to form a non-densified thin film, the nanoparticle ink having set of nanoparticles, wherein at least some nanoparticles of the set of nanoparticles include dopant atoms therein. The method also includes heating the non-densified thin film to a first temperature and for a first time period to remove a solvent from the deposited nanoparticle ink; and heating the non-densified thin film to a second temperature and for a second time period to form a densified thin film, wherein at least some of the dopant atoms diffuse into the wafer to form the diffusion region.

Abstract translation: 公开了形成扩散区域的方法。 该方法包括在晶片的表面上沉积纳米颗粒油墨以形成非致密化薄膜，纳米颗粒油墨具有一组纳米颗粒，其中该组纳米颗粒中的至少一些纳米颗粒包括其中的掺杂剂原子。 该方法还包括将非致密化薄膜加热至第一温度并且在第一时间段内从沉积的纳米颗粒油墨中除去溶剂; 以及将所述非致密化薄膜加热至第二温度并持续第二时间以形成致密的薄膜，其中至少一些所述掺杂剂原子扩散到所述晶片中以形成所述扩散区域。

公开(公告)号：WO2009131845A2

公开(公告)日：2009-10-29

申请号：PCT/US2009/040069

申请日：2009-04-09

Applicant: INNOVALIGHT, INC. ,  TERRY, Mason ,  ANTONIADIS, Homer ,  POPLAVSKYY, Dmitry ,  KELMAN, Maxim

Inventor： TERRY, Mason ,  ANTONIADIS, Homer ,  POPLAVSKYY, Dmitry ,  KELMAN, Maxim

IPC: H01L21/265 ,  H01L31/042

CPC classification number: H01L21/2256 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/02601 ,  H01L21/02628 ,  H01L21/2257 ,  H01L31/1804 ,  Y02E10/547 ,  Y02P70/521

Abstract: A method of forming a diffusion region is disclosed. The method includes depositing a nanoparticle ink on a surface of a wafer to form a non-densified thin film, the nanoparticle ink having set of nanoparticles, wherein at least some nanoparticles of the set of nanoparticles include dopant atoms therein. The method also includes heating the non-densified thin film to a first temperature and for a first time period to remove a solvent from the deposited nanoparticle ink; and heating the non-densified thin film to a second temperature and for a second time period to form a densified thin film, wherein at least some of the dopant atoms diffuse into the wafer to form the diffusion region.

Abstract translation: 公开了形成扩散区域的方法。 该方法包括在晶片的表面上沉积纳米颗粒油墨以形成非致密化薄膜，所述纳米颗粒油墨具有一组纳米颗粒，其中该组纳米颗粒中的至少一些纳米颗粒包括其中的掺杂剂原子。 该方法还包括将非致密化薄膜加热至第一温度并且在第一时间段内从沉积的纳米颗粒油墨中除去溶剂; 以及将所述非致密化薄膜加热至第二温度并持续第二时间以形成致密的薄膜，其中至少一些所述掺杂剂原子扩散到所述晶片中以形成所述扩散区域。

公开(公告)号：WO2009131587A1

公开(公告)日：2009-10-29

申请号：PCT/US2008/061611

申请日：2008-04-25

Applicant: INNOVALIGHT, INC. ,  TERRY, Mason ,  ANTONIADIS, Homer ,  POPLAVSKYY, Dmitry ,  KELMAN, Maxim

Inventor： TERRY, Mason ,  ANTONIADIS, Homer ,  POPLAVSKYY, Dmitry ,  KELMAN, Maxim

IPC: H01L21/225 ,  H01L21/336 ,  H01L31/18 ,  H01L21/20 ,  H01L21/8238

CPC classification number: H01L21/02628 ,  H01L21/02381 ,  H01L21/02488 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/2256 ,  H01L21/2257 ,  H01L21/823892 ,  H01L29/66651 ,  H01L31/1804 ,  Y02E10/547 ,  Y02P70/521

Abstract: A method of forming a diffusion region is disclosed. The method includes depositing a nanoparticle ink on a surface of a wafer to form a non-densified thin film, the nanoparticle ink having set of nanoparticles, wherein at least some nanoparticles of the set of nanoparticles include dopant atoms therein. The method also includes heating the non-densified thin film to a first temperature and for a first time period to remove a solvent from the deposited nanoparticle ink; and heating the non-densified thin film to a second temperature and for a second time period to form a densified thin film, wherein at least some of the dopant atoms diffuse into the wafer to form the diffusion region.

Abstract translation: 公开了形成扩散区域的方法。 该方法包括在晶片的表面上沉积纳米粒子墨水以形成非致密的薄膜，纳米粒子墨水具有一组纳米粒子，其中纳米粒子组的至少一些纳米粒子在其中包括掺杂剂原子。 该方法还包括将未致密化的薄膜加热至第一温度并持续第一时间段以从沉积的纳米颗粒墨水中去除溶剂; 和将未致密化的薄膜加热至第二温度并持续第二时间周期以形成致密化薄膜，其中至少一些掺杂剂原子扩散到晶片中以形成扩散区。

公开(公告)号：WO2007053485A3

公开(公告)日：2008-10-02

申请号：PCT/US2006042139

申请日：2006-10-30

Applicant: DSM SOLUTIONS INC ,  KAPOOR ASHOK K

Inventor： KAPOOR ASHOK K

IPC: H01L27/11

CPC classification number: H01L29/808 ,  H01L21/2257 ,  H01L27/0611 ,  H01L27/098 ,  H01L29/41783 ,  H01L29/456 ,  H01L29/66492 ,  H01L29/66901 ,  H01L29/7833

Abstract: This invention describes a method of building complementary logic circuits using junction field effect transistors in silicon. This invention is ideally suited for deep submicron dimensions, preferably below 65 nm. The basis of this invention is a complementary Junction Field Effect Transistor which is operated in the enhancement mode. The speed-power performance of the JFETs becomes comparable with the CMOS devices at sub-70 nanometer dimensions. However, the maximum power supply voltage for the JFETs is still limited to below the built-in potential (a diode drop). To satisfy certain applications which require interface to an external circuit driven to higher voltage levels, this invention includes the structures and methods to build CMOS devices on the same substrate as the JFET devices.

Abstract translation: 本发明描述了使用硅中的结型场效应晶体管构建互补逻辑电路的方法。 本发明理想地适用于深亚微米尺寸，优选低于65nm。 本发明的基础是在增强模式下操作的互补结型场效应晶体管。 JFET的速度功率性能可以与次级70纳米尺寸的CMOS器件相媲美。 然而，JFET的最大电源电压仍然限制在低于内置电位（二极管压降）。 为了满足需要与驱动到更高电压电平的外部电路接口的某些应用，本发明包括在与JFET器件相同的衬底上构建CMOS器件的结构和方法。

公开(公告)号：WO2007053485A2

公开(公告)日：2007-05-10

申请号：PCT/US2006/042139

申请日：2006-10-30

Applicant: DSM SOLUTIONS, INC. ,  KAPOOR, Ashok, K.

Inventor： KAPOOR, Ashok, K.

IPC: H01L31/111 ,  H01L21/337

CPC classification number: H01L29/808 ,  H01L21/2257 ,  H01L27/0611 ,  H01L27/098 ,  H01L29/41783 ,  H01L29/456 ,  H01L29/66492 ,  H01L29/66901 ,  H01L29/7833

Abstract: This invention describes a method of building complementary logic circuits using junction field effect transistors in silicon. This invention is ideally suited for deep submicron dimensions, preferably below 65 nm. The basis of this invention is a complementary Junction Field Effect Transistor which is operated in the enhancement mode. The speed-power performance of the JFETs becomes comparable with the CMOS devices at sub-70 nanometer dimensions. However, the maximum power supply voltage for the JFETs is still limited to below the built-in potential (a diode drop). To satisfy certain applications which require interface to an external circuit driven to higher voltage levels, this invention includes the structures and methods to build CMOS devices on the same substrate as the JFET devices.

Abstract translation: 本发明描述了使用硅中的结型场效应晶体管构建互补逻辑电路的方法。 本发明理想地适用于深亚微米尺寸，优选低于65nm。 本发明的基础是在增强模式下操作的互补结型场效应晶体管。 JFET的速度功率性能可以与次级70纳米尺寸的CMOS器件相媲美。 然而，JFET的最大电源电压仍然限制在低于内置电位（二极管压降）。 为了满足需要与驱动到更高电压电平的外部电路接口的某些应用，本发明包括在与JFET器件相同的衬底上构建CMOS器件的结构和方法。

公开(公告)号：WO2005069380A1

公开(公告)日：2005-07-28

申请号：PCT/EP2004/053137

申请日：2004-11-26

Applicant: INFINEON TECHNOLOGIES AG ,  MÜLLER, Karlheinz ,  RÖSCHLAU, Klaus

Inventor： MÜLLER, Karlheinz ,  RÖSCHLAU, Klaus

IPC: H01L29/732

CPC classification number: H01L29/0649 ,  H01L21/2257 ,  H01L29/732 ,  H01L29/7809

Abstract: Erläutert wird unter anderem ein Transistor mit einem elektrisch isolierenden Isoliergraben (48), der sich von einer Hauptfläche (30) in Richtung eines hauptflächenfernen Anschlussbereiches (14) erstreckt. Ausserdem enthält der Transistor einem Hilfsgraben (46), der sich von der Hauptfläche (30) bis zu dem hauptflächenfernen Anschlussbereich (14) erstreckt. Der Transistor benötigt eine kleine Chipfläche und hat hervorragende elektrische Eigenschaften.

Abstract translation: 进行了说明，除其他外，具有电绝缘绝缘沟槽（48）从一个主表面（30）延伸的晶体管中的一个主要表面的远端连接部分（14）的方向延伸。 此外，所述晶体管包括从主表面（30）延伸的辅助槽（46）的主表面的远端连接部分（14）。 晶体管需要一个小的芯片面积，并且具有优异的电性能。

公开(公告)号：WO02080244A9

公开(公告)日：2004-04-22

申请号：PCT/US0202921

申请日：2002-02-01

Applicant: ASM INC

Inventor： TODD MICHAEL A ,  HAWKINS MARK R

IPC: C23C16/24 ,  C23C16/02 ,  C23C16/42 ,  C30B25/02 ,  H01L21/20 ,  H01L21/205 ,  H01L21/28 ,  H01L21/285 ,  H01L21/316 ,  H01L21/331 ,  H01L21/337 ,  H01L21/425 ,  H01L21/469 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/51 ,  H01L29/737 ,  H01L29/78 ,  H01L31/18 ,  H01L31/20 ,  C23C16/00

CPC classification number: C23C16/0272 ,  B82Y10/00 ,  B82Y30/00 ,  C23C16/22 ,  C23C16/24 ,  C23C16/30 ,  C23C16/308 ,  C23C16/325 ,  C23C16/345 ,  C23C16/36 ,  C23C16/56 ,  C30B25/02 ,  C30B29/06 ,  H01L21/02422 ,  H01L21/0243 ,  H01L21/0245 ,  H01L21/0251 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02592 ,  H01L21/02595 ,  H01L21/02598 ,  H01L21/0262 ,  H01L21/02667 ,  H01L21/2257 ,  H01L21/28035 ,  H01L21/28044 ,  H01L21/28194 ,  H01L21/28525 ,  H01L21/28556 ,  H01L21/3185 ,  H01L21/32055 ,  H01L28/84 ,  H01L29/127 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66181 ,  H01L29/66242 ,  H01L31/1804 ,  H01L31/182 ,  H01L31/202 ,  Y02E10/546 ,  Y02E10/547 ,  Y02P70/521 ,  Y10S438/933

Abstract: Chemical vapor deposition processes utilize chemical precursors that allow for the deposition of thin films to be conducted at or near the mass transport limited regime. The processes have high deposition rates yet produce more uniform films, both compositionally and in thickness, than films prepared using conventional chemical precursors. In preferred embodiments, trisilane is employed to deposit thin films containing silicon useful in the semiconductor industry in various applications such as transistor gate electrodes.

Abstract translation: 化学气相沉积方法利用化学前体，其允许薄膜的沉积在质量传递限制状态或附近进行。 这些方法具有高的沉积速率，但是与使用常规化学前体制备的膜相比，在组成和厚度方面产生更均匀的膜。 在优选的实施方案中，使用丙硅烷以在诸如晶体管栅电极的各种应用中沉积含有半导体工业中有用的硅的薄膜。

公开(公告)号：WO2003007361A2

公开(公告)日：2003-01-23

申请号：PCT/EP2002/008234

申请日：2002-07-10

Applicant: INFINEON TECHNOLOGIES AG ,  KRIZ, Jakob ,  SECK, Martin ,  TILKE, Armin

Inventor： KRIZ, Jakob ,  SECK, Martin ,  TILKE, Armin

IPC: H01L21/331

CPC classification number: H01L29/66272 ,  H01L21/2257

Abstract: Bei dem erfindungsgemäßen Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter wird zuerst eine Kollektorregion eines ersten Leitfähigkeitstyps und daran angrenzend eine Basisregion eines zweiten Leitfähigkeitstyps erzeugt. Nun wird zumindest eine Schicht aus einem isolierenden Material aufgebracht, wobei die zumindest eine Schicht strukturiert wird, so daß zumindest ein Abschnitt der Basisregion freigelegt ist. Als nächstes wird eine Schicht aus einem mit Dotierungsatomen hochdotierten polykristallinen Halbleitermaterial des ersten Leitfähigkeitstyps erzeugt, so daß im wesentlichen der freigelegte Abschnitt bedeckt ist. Nun wird eine zweite Schicht aus einem hochleitfähigen Material auf der Schicht aus dem polykristallinen Halbleitermaterial erzeugt, um mit derselben eine Emitterdoppelschicht zu bilden. Daraufhin wird bewirkt, daß zumindest ein Teil der Dotierungsatome des ersten Leitfähigkeitstyps der hochdotierten polykristallinen Halbleiterschicht in die Basisregion gelangt, um eine Emitterregion des ersten Leitfähigkeitstyps zu erzeugen.

Abstract translation: 用于制造双极多晶硅发射本发明的方法，首先产生一第二导电型的第一导电类型和相邻的基部区域的集电区。 接着，绝缘材料层至少施加，其中，所述至少一个结构化的层，使得至少在基极区域的一部分被暴露。 接着，层的高掺杂有第一导电类型掺杂原子的多晶半导体材料形成，使得基本上，所述暴露部分被覆盖。 现在，将第二层的多晶半导体材料的层上形成导电性高的材料形成，以形成具有相同的双层的发射极。 然后使至少所述第一导电类型，所述高度掺杂的多晶半导体层的掺杂剂原子的一部分，进入到基极区，以形成第一导电类型的发射极区。

公开(公告)号：WO02080244A2

公开(公告)日：2002-10-10

申请号：PCT/US0202921

申请日：2002-02-01

Applicant: ASM INC

Inventor： TODD MICHAEL A ,  HAWKINS MARK R

IPC: C23C16/24 ,  C23C16/02 ,  C23C16/42 ,  C30B25/02 ,  H01L21/20 ,  H01L21/205 ,  H01L21/28 ,  H01L21/285 ,  H01L21/316 ,  H01L21/331 ,  H01L21/337 ,  H01L21/425 ,  H01L21/469 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/51 ,  H01L29/737 ,  H01L29/78 ,  H01L31/18 ,  H01L31/20

CPC classification number: C23C16/0272 ,  B82Y10/00 ,  B82Y30/00 ,  C23C16/22 ,  C23C16/24 ,  C23C16/30 ,  C23C16/308 ,  C23C16/325 ,  C23C16/345 ,  C23C16/36 ,  C23C16/56 ,  C30B25/02 ,  C30B29/06 ,  H01L21/02422 ,  H01L21/0243 ,  H01L21/0245 ,  H01L21/0251 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02592 ,  H01L21/02595 ,  H01L21/02598 ,  H01L21/0262 ,  H01L21/02667 ,  H01L21/2257 ,  H01L21/28035 ,  H01L21/28044 ,  H01L21/28194 ,  H01L21/28525 ,  H01L21/28556 ,  H01L21/3185 ,  H01L21/32055 ,  H01L28/84 ,  H01L29/127 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66181 ,  H01L29/66242 ,  H01L31/1804 ,  H01L31/182 ,  H01L31/202 ,  Y02E10/546 ,  Y02E10/547 ,  Y02P70/521 ,  Y10S438/933

Abstract: Chemical vapor deposition processes utilize chemical precursors that allow for the deposition of thin films to be conducted at or near the mass transport limited regime. The processes have high deposition rates yet produce more uniform films, both compositionally and in thickness, than films prepared using conventional chemical precursors. In preferred embodiments, trisilane is employed to deposit thin films containing silicon are useful in the semiconductor industry in various applications such as transistor gate electrodes.

Abstract translation: 化学气相沉积方法利用化学前体，其允许薄膜的沉积在质量传递限制状态或附近进行。 这些方法具有高的沉积速率，但是与使用常规化学前体制备的膜相比，在组成和厚度方面产生更均匀的膜。 在优选的实施方案中，使用丙硅烷以沉积含硅的薄膜可用于半导体工业中诸如晶体管栅电极的各种应用中。