公开(公告)号：WO2018093441A1

公开(公告)日：2018-05-24

申请号：PCT/US2017049723

申请日：2017-08-31

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： KAI JAMES ,  CHOWDHURY MURSHED ,  LIU JIN ,  ALSMEIER JOHANN

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11582

CPC classification number: H01L27/11582 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02183 ,  H01L21/02186 ,  H01L21/02189 ,  H01L21/02192 ,  H01L21/02494 ,  H01L21/02587 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76805 ,  H01L21/76877 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/41741 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/512 ,  H01L29/518

Abstract: A three-dimensional memory device including self-aligned drain select level electrodes is provided. Memory stack structures extend through an alternating stack of insulating layers and spacer material layers. Each of the memory stack structures includes a memory film and a memory level channel portion. Drain select level channel portions are formed over the memory level channel portions with respective lateral shifts with respect to underlying memory stack structures. The direction of lateral shifts alternates from row to row for each row of drain select level channel portions. Drain select level gate dielectrics and drain select level gate electrodes are formed on the drain select level channel portions. Each drain select level gate electrode controls two rows of drain select level channel portions, and is laterally spaced from neighboring drain select level gate electrodes.

公开(公告)号：WO2016133677A3

公开(公告)日：2016-10-27

申请号：PCT/US2016015781

申请日：2016-01-29

Applicant: QUALCOMM INC

Inventor： XU JEFFREY JUNHAO ,  LI XIA

IPC: H01L27/115 ,  G11C11/22 ,  H01L21/28 ,  H01L29/66

CPC classification number: H01L29/66833 ,  G11C11/221 ,  H01L21/02148 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/28282 ,  H01L21/28291 ,  H01L21/324 ,  H01L27/088 ,  H01L27/11568 ,  H01L27/11592 ,  H01L29/511 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/66568 ,  H01L29/66795 ,  H01L29/6684 ,  H01L29/78 ,  H01L29/785

Abstract: A method of forming an electronic device includes forming an oxygen scavenging layer (230) proximate to a dielectric layer (204) in a gate region of a field effect transistor (FET). An interface layer (214) is between the dielectric layer and a substrate of the FET. The method further includes forming a dipole layer by annealing the oxygen scavenging layer, the dielectric layer, and the interface layer.

Abstract translation: 形成电子器件的方法包括在场效应晶体管（FET）的栅极区域中形成接近电介质层（204）的氧气清除层（230）。 界面层（214）位于电介质层和FET的衬底之间。 该方法还包括通过退火除氧层，电介质层和界面层来形成偶极层。

公开(公告)号：WO2016133677A2

公开(公告)日：2016-08-25

申请号：PCT/US2016/015781

申请日：2016-01-29

Applicant: QUALCOMM INCORPORATED

Inventor： XU, Jeffrey Junhao ,  LI, Xia

IPC: H01L27/115 ,  H01L21/28 ,  H01L29/66 ,  G11C11/22

CPC classification number: H01L29/66833 ,  G11C11/221 ,  H01L21/02148 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/28185 ,  H01L21/28282 ,  H01L21/28291 ,  H01L21/324 ,  H01L27/088 ,  H01L27/11568 ,  H01L27/11592 ,  H01L29/4966 ,  H01L29/511 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/66568 ,  H01L29/66795 ,  H01L29/6684 ,  H01L29/78 ,  H01L29/785

Abstract: A method of forming an electronic device includes forming an oxygen scavenging layer proximate to a dielectric layer in a gate region of a field effect transistor (FET). The interface layer is between the dielectric layer and a substrate of the FET. The method further includes forming a dipole layer by annealing the oxygen scavenging layer, the dielectric layer, and the interface layer.

Abstract translation: 形成电子器件的方法包括在场效应晶体管（FET）的栅极区域中形成靠近电介质层的氧气清除层。 界面层位于电介质层和FET的衬底之间。 该方法还包括通过退火除氧层，电介质层和界面层来形成偶极层。

公开(公告)号：WO2016111796A1

公开(公告)日：2016-07-14

申请号：PCT/US2015/064534

申请日：2015-12-08

Applicant: SILICON STORAGE TECHNOLOGY, INC.

Inventor： CHEN, Chun-ming ,  WU, Man-tang ,  YANG, Jeng-wei ,  SU, Chien-sheng

IPC: H01L29/423 ,  H01L29/66 ,  H01L29/788 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/02189 ,  H01L21/28273 ,  H01L27/11524 ,  H01L29/42328 ,  H01L29/45 ,  H01L29/4916 ,  H01L29/495 ,  H01L29/511 ,  H01L29/517 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7881

Abstract: A non- volatile memory cell includes a substrate of a first conductivity type, having a first region of a second conductivity type, a second region of the second conductivity type spaced apart from the first region, forming a channel region therebetween. A floating gate is disposed over and insulated from a first portion of the channel region which is adjacent the first region. A select gate is disposed over a second portion of the channel region adjacent to the second region, the select gate being formed of a metal material and being insulated from the second portion of the channel region by a layer of silicon dioxide and a layer of high K insulating material. A control gate is disposed over and insulated from the floating gate. An erase gate is disposed over and insulated from the first region, and disposed laterally adjacent to and insulated from the floating gate.

Abstract translation: 非挥发性存储单元包括第一导电类型的衬底，具有第二导电类型的第一区域，与第一区域间隔开的第二导电类型的第二区域，在其间形成沟道区域。 浮置栅极设置在与第一区域相邻的沟道区域的第一部分之上并与其绝缘。 选择栅极设置在与第二区域相邻的沟道区域的第二部分上，选择栅极由金属材料形成并且通​​过二氧化硅层和高层与沟道区域的第二部分绝缘 K绝缘材料。 控制栅极设置在浮动栅极上并与浮动栅极绝缘。 擦除栅极设置在第一区域之上并与第一区域绝缘，并且布置成横向邻近并与浮动栅极绝缘。

公开(公告)号：WO2016111742A1

公开(公告)日：2016-07-14

申请号：PCT/US2015/059443

申请日：2015-11-06

Applicant: SILICON STORAGE TECHNOLOGY, INC.

Inventor： CHEN, Chun-Ming ,  WU, Man-Tang ,  YANG, Jeng-Wei ,  SU, Chien-Sheng

IPC: H01L29/423 ,  H01L27/115 ,  H01L29/66 ,  H01L29/788 ,  G11C16/04

CPC classification number: H01L27/11521 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/02189 ,  H01L21/28273 ,  H01L29/42328 ,  H01L29/4916 ,  H01L29/511 ,  H01L29/517 ,  H01L29/66825 ,  H01L29/7885

Abstract: A non- volatile memory cell including a substrate having first and second regions with a channel region therebetween. A floating gate is disposed over and insulated from a first portion of the channel region which is adjacent the first region. A select gate is disposed over and insulated from a second portion of the channel region which is adjacent to the second region. The select gate includes a block of polysilicon material and a work function metal material layer extending along bottom and side surfaces of the polysilicon material block. The select gate is insulated from the second portion of the channel region by a silicon dioxide layer and a high K insulating material layer. A control gate is disposed over and insulated from the floating gate, and an erase gate is disposed over and insulated from the first region, and disposed laterally adjacent to and insulated from the floating gate.

Abstract translation: 一种非易失性存储单元，包括具有其间具有沟道区域的第一和第二区域的衬底。 浮置栅极设置在与第一区域相邻的沟道区域的第一部分之上并与其绝缘。 选择栅极设置在与第二区域相邻的沟道区域的第二部分之上并与其绝缘。 选择栅极包括多晶硅材料块和沿着多晶硅材料块的底部和侧表面延伸的功函数金属材料层。 选择栅极通过二氧化硅层和高K绝缘材料层与沟道区的第二部分绝缘。 控制栅极设置在浮动栅极上并与浮动栅极绝缘，并且擦除栅极设置在第一区域的上方并与第一区域绝缘，并且横向地设置在与浮动栅极相邻并与其隔离的位置。

公开(公告)号：WO2015097871A1

公开(公告)日：2015-07-02

申请号：PCT/JP2013/085142

申请日：2013-12-27

Applicant: 株式会社日立国際電気

Inventor： 大橋　直史

IPC: H01L21/285 ,  C23C16/34 ,  C23C16/44 ,  H01L21/31

CPC classification number: H01L21/02274 ,  C23C16/34 ,  C23C16/44 ,  C23C16/4412 ,  C23C16/455 ,  C23C16/45527 ,  C23C16/46 ,  C23C16/52 ,  H01L21/02186 ,  H01L21/02205 ,  H01L21/02334 ,  H01L21/285 ,  H01L21/28562 ,  H01L21/76843

Abstract: 良好な膜質を得る基板処理装置を提供する。解決手段処理室に収容した基板を第１の温度に維持しつつ、前記処理室に原料ガスを供給する原料ガス供給工程と、前記第１の温度より高い第２の温度で加熱した不活性ガスを前記処理室に供給して、前記処理室に残留する前記原料ガスを除去する第１の除去工程と、反応ガスを前記処理室に供給する反応ガス供給工程と、不活性ガスを前記処理室に供給して、前記処理室に残留する前記反応ガスを除去する第２の除去工程と、を行う。

Abstract translation: 发明内容本发明解决了提供用于获得优异的膜质量的基板处理装置的问题。 [解决方案]该基板处理装置执行：原料气体供给步骤，用于将原料气体供给到处理室，同时将包含在处理室中的基板保持在第一温度; 用于去除处理室中留下的原料气体的第一除去步骤，通过向处理室供给加热至高于第一温度的第二温度的惰性气体而除去所述原料气体; 用于将反应气体供给到处理室的反应气体供给步骤; 以及第二除去步骤，用于通过向处理室供给惰性气体而将留在处理室中的反应气体除去。

公开(公告)号：WO2014188927A1

公开(公告)日：2014-11-27

申请号：PCT/JP2014/062823

申请日：2014-05-14

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  廣田 俊幸 ,  松井 貴利

Inventor： 廣田　俊幸 ,  松井　貴利

IPC: H01L21/8242 ,  C23C16/40 ,  C23C16/455 ,  H01L21/316 ,  H01L27/108

CPC classification number: H01L28/60 ,  C23C16/045 ,  C23C16/403 ,  C23C16/405 ,  C23C16/45525 ,  H01L21/02164 ,  H01L21/02186 ,  H01L21/02189 ,  H01L21/02211 ,  H01L21/02244 ,  H01L21/0228 ,  H01L21/02304 ,  H01L21/02362 ,  H01L27/1085 ,  H01L28/40

Abstract: 　半導体基板上に配置される下部電極601と、第２の保護膜602と、第２の保護膜に対向する上面603Sから膜厚方向に進展した欠陥610を有する誘電体膜603と、欠陥610を埋設した絶縁体からなる欠陥埋設膜604Bを少なくとも有する第３の保護膜604と、誘電体膜603および第３の保護膜604を覆う第１の保護膜605と、第１の保護膜605を覆う上部電極606と、を備えるキャパシタを有する半導体装置の構成とする。

Abstract translation: 该半导体器件被配置为包括电容器，该电容器设置有布置在半导体衬底上的下电极（601） 第二保护膜（602）; 具有从面向第二保护膜的上表面（603S）沿膜厚方向延伸的缺陷（610）的电介质膜（603） 至少具有由填充缺陷（610）的绝缘体形成的缺陷填充膜（604B）的第三保护膜（604）; 覆盖电介质膜（603）和第三保护膜（604）的第一保护膜（605）; 和覆盖第一保护膜（605）的上部电极（606）。

公开(公告)号：WO2014115790A1

公开(公告)日：2014-07-31

申请号：PCT/JP2014/051329

申请日：2014-01-23

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  神作 孝

Inventor： 神作　孝

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/3065 ,  H01L21/3213 ,  H01L21/768 ,  H01L23/532

CPC classification number: H01L21/76846 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/2855 ,  H01L21/28568 ,  H01L21/31051 ,  H01L21/32139 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76855 ,  H01L21/76856 ,  H01L21/76858 ,  H01L21/76877 ,  H01L21/76885 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53223 ,  H01L23/53257 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　信頼性の高い半導体装置及びその製造方法を提供する。半導体装置の製造方法は、半導体基板より上に層間絶縁膜を形成する工程と、層間絶縁膜中に、上面が層間絶縁膜の上面と同一平面を形成する導電性プラグを形成する工程と、層間絶縁膜及び導電性プラグ上に、第１チタン膜を形成する工程と、第１チタン膜上に、アルミニウム拡散防止膜を形成する工程と、アルミニウム拡散防止膜上に、第２チタン膜を形成する工程と、第２チタン膜上に、アルミニウム膜を形成する工程と、アルミニウム膜から第１チタン膜までをエッチング加工により成形して配線を形成する工程と、を含む。

Abstract translation: 提供了一种高度可靠的半导体器件及其制造方法。 半导体器件的制造方法包括：在半导体衬底上形成层间绝缘膜的工序; 用于在所述层间绝缘膜中形成导电插塞的步骤，所述导电插塞具有用于与所述层间绝缘膜的顶表面形成相同平面的顶表面; 在层间绝缘膜和导电插塞上形成第一钛膜的步骤; 在第一钛膜上形成铝扩散防止膜的工序; 在铝扩散防止膜上形成第二钛膜的步骤; 在第二钛膜上形成铝膜的步骤; 以及通过蚀刻从铝膜到第一钛膜的区域成形以形成布线的步骤。

公开(公告)号：WO2012124913A2

公开(公告)日：2012-09-20

申请号：PCT/KR2012/001566

申请日：2012-03-02

Applicant: 주식회사 메카로닉스 ,  안대준 ,  김현창

Inventor： 안대준 ,  김현창

IPC: C07F7/28 ,  C07F7/00 ,  C23C16/18 ,  H01L21/205

CPC classification number: H01L21/02189 ,  C07F17/00 ,  C23C16/18 ,  C23C16/405 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/02205 ,  H01L21/0228

Abstract: 본 발명은 하기 화학식 1로 표시되는 신규한 4-비이 족 유기금속화합물 및 그의 제조방법에 관한 것으로 더욱 상세하게는 화학 기상 증착법 (Chemical vapor deposition : CVD) 또는 원자층 증착법(Atomic layer deposion : ALD)에 적용 가능하고 열적, 화학적으로 안정한 4—비이 족 유기금속화합물 및 이의 제조방법에 관한 것이다. 본 발명에 따라 합성된 4-비이 족 유기금속화합물은 고휘발성이며 열적으로 안정하여 4-비이 족 금속 산화물 박막 제조에 유리하게 사용할 수 있다. 상기 화학식 1에서, M은 Ti, Zr 또는 Hf이고; R 1 는 C 1 -C 4 의 알킬기이고; R 2 및 R 3 는 서로 독립적으로 C 1 -C 6 의 알킬기이다.

Abstract translation: 本发明涉及由下述通式（1）表示的新型4-bya有机金属化合物及其制备方法，并且更具体地涉及制备4- 本发明涉及适用于原子层沉积（ALD）并且热和化学稳定的4位有机金属化合物及其制备方法。 根据本发明合成的4-二价有机金属化合物具有高挥发性和热稳定性，并且可以有利地用于制备4-二价金属氧化物薄膜。 在式1中，M是Ti，Zr或Hf; R 1是C 1 -C 4烷基; R 1是C 1 -C 4烷基。 [R ^{2 和R 3 各自独立地为烷基C组<子> 1 -C <子> 6 的}

公开(公告)号：WO2011127122A2

公开(公告)日：2011-10-13

申请号：PCT/US2011031346

申请日：2011-04-06

Applicant: AIR LIQUIDE ,  PALLEM VENKATESWARA R ,  DUSSARRAT CHRISTIAN

Inventor： PALLEM VENKATESWARA R ,  DUSSARRAT CHRISTIAN

IPC: C23C16/30 ,  C23C16/16 ,  C23C16/22 ,  H01L21/205

CPC classification number: H01L21/02205 ,  C07F7/006 ,  C07F7/28 ,  C23C16/18 ,  C23C16/40 ,  C23C16/45553 ,  H01L21/02186 ,  H01L21/02271 ,  H01L21/28229

Abstract: Disclosed are titanium-containing precursors and methods of synthesizing the same. The compounds may be used to deposit titanium, titanium oxide, strontium-titanium oxide, and barium strontium titanate containing layers using vapor deposition methods such as chemical vapor deposition or atomic layer deposition.

Abstract translation: 公开了含钛前体及其合成方法。 这些化合物可用于使用气相沉积方法如化学气相沉积或原子层沉积来沉积钛，氧化钛，锶钛氧化物和钛酸钡锶含有层。