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    STRUCTURED INTEGRATED CIRCUIT DEVICE WITH MULTIPLE CONFIGURABLE VIA LAYERS
    1.
    发明申请
    STRUCTURED INTEGRATED CIRCUIT DEVICE WITH MULTIPLE CONFIGURABLE VIA LAYERS 审中-公开
    具有多层配置的结构化集成电路设备

    公开(公告)号：WO2016160426A1

    公开(公告)日：2016-10-06

    申请号：PCT/US2016/023604

    申请日：2016-03-22

    Applicant: EASIC CORPORATION

    Inventor： ANDREEV, Alexander ,  SCEPANOVIC, Ranko

    IPC: H01L23/525 ,  H01L23/52 ,  H03K19/177

    CPC classification number: H01L23/5226 ,  H01L21/76877 ,  H01L21/823475 ,  H01L23/525 ,  H01L23/5283 ,  H01L27/11807 ,  H01L2027/11888

    Abstract: An integrated circuit may include a multi-layer structure having alternating metal interconnection layers and via layers superimposed on a base layer having electronic components, functional blocks, or both. At least two of the via layers may be customizable and may be used to form customized interconnections that may customize functionality of the resulting integrated circuit. In a variant, at least some of the layers may have a default structure that may result in a default integrated circuit functionality; the default structure may be changed to customize functionality. One or more metal interconnection layers may also be customizable. Additionally, transistors of the base layer may be customized for speed and/or power consumption by adjusting voltage thresholds and/or gate lengths.

    Abstract translation: 集成电路可以包括具有交替的金属互连层和叠加在具有电子部件，功能块或两者的基底层上的通孔层的多层结构。 至少两个通孔层可以是可定制的，并且可以用于形成定制的互连，其可以定制所得到的集成电路的功能。 在一个变型中，至少一些层可以具有可能导致默认集成电路功能的默认结构; 默认结构可能会更改为自定义功能。 一个或多个金属互连层也可以是可定制的。 此外，基层的晶体管可以通过调整电压阈值和/或栅极长度来定制速度和/或功率消耗。

    半導体装置
    3.
    发明申请
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：WO2014119045A1

    公开(公告)日：2014-08-07

    申请号：PCT/JP2013/076771

    申请日：2013-10-02

    Applicant: 株式会社村田製作所

    Inventor： 草地敬治

    IPC: H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532

    CPC classification number: H01L23/3192 ,  H01L23/525 ,  H01L23/564 ,  H01L24/05 ,  H01L2224/04042 ,  H01L2224/05024 ,  H01L2224/05564 ,  H01L2224/05568 ,  H01L2224/05644 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00

    Abstract: 　半導体装置（１）は、半導体基板（１１）、配線層（５１）、第１の保護膜（６２）、絶縁層（４１，４２）、および第２の保護膜（６３）を備える。配線層（５１）は、半導体基板（１１）上に形成され、ボンディングパッドとして使用される。第１の保護膜（６２）は、ボンディングパッドを囲むように半導体基板（１１）上に形成され、耐湿性を有する。絶縁層（４１，４２）は、第１の保護膜（６２）上に形成され、吸湿性を有する。第２の保護膜（６３）は、ボンディングパッド上と絶縁層（４１，４２）上と第１の保護膜（６２）上とに連続的に形成され、ボンディングパッドの中心部で開口する。第２の保護膜（６３）は、耐湿性を有し、第１の保護膜（６２）と密着性を有する。ボンディングパッドの側面と絶縁層（４１，４２）の側面とにより溝部（８１，８２）が形成され、第１の保護膜（６１）と第２の保護膜（６２）は、溝部（８１，８２）の底面で当接する。

    Abstract translation: 一种半导体器件（1），包括半导体衬底（11），布线层（51），第一保护膜（62），绝缘层（41,42）和第二保护膜（63）。 布线层（51）形成在半导体基板（11）上，用作接合焊盘。 第一保护膜（62）形成在半导体衬底（11）上以包围焊盘并具有防潮性。 绝缘层（41,42）形成在第一保护膜（62）上并具有吸湿性。 第二保护膜（63）在接合焊盘，绝缘层（41,42）和第一保护膜（62）上连续形成，并且在接合焊盘的中心部分开口。 第二保护膜（63）具有防潮性，并且与第一保护膜（62）具有粘附性。 沟槽部分（81,82）由接合焊盘的侧表面和绝缘层（41,42）的侧表面形成，并且第一保护膜（61）和第二保护膜（62）接触 在凹槽部分（81,82）的底表面处。

    THIN FILM STRUCTURE FOR HIGH DENSITY INDUCTORS AND REDISTRIBUTION IN WAFER LEVEL PACKAGING
    5.
    发明申请
    THIN FILM STRUCTURE FOR HIGH DENSITY INDUCTORS AND REDISTRIBUTION IN WAFER LEVEL PACKAGING 审中-公开
    用于高密度电感器的薄膜结构和在水平包装中的重新分配

    公开(公告)号：WO2013023157A2

    公开(公告)日：2013-02-14

    申请号：PCT/US2012050382

    申请日：2012-08-10

    Applicant: FLIPCHIP INT LLC ,  FORCIER ROBERT ,  SCOTT DOUGLAS

    Inventor： FORCIER ROBERT ,  SCOTT DOUGLAS

    IPC: H01L25/16 ,  H01L23/64

    CPC classification number: H01L23/5389 ,  H01L23/5227 ,  H01L23/525 ,  H01L23/53223 ,  H01L24/19 ,  H01L2223/6677 ,  H01L2224/12105 ,  H01L2924/1461 ,  H01L2924/00

    Abstract: Disclosed is a package that includes a wafer substrate and a metal stack seed layer. The metal stack seed layer includes a titanium thin film outer layer. A resist layer is provided in contact with the titanium thin film outer layer of the metal stack seed layer, the resist layer forming circuitry. A method for manufacturing a package is further disclosed. A metal stack seed layer having a titanium thin film outer layer is formed. A resist layer is formed so as to be in contact with the titanium thin film outer layer of the metal stack seed layer, and circuitry is formed from the resist layer.

    Abstract translation: 公开了一种包括晶片衬底和金属堆叠种子层的封装。 金属堆叠种子层包括钛薄膜外层。 提供与金属堆叠种子层的钛薄膜外层，抗蚀剂层形成电路接触的抗蚀剂层。 进一步公开了一种制造封装的方法。 形成具有钛薄膜外层的金属堆叠种子层。 形成抗蚀剂层以与金属堆叠种子层的钛薄膜外层接触，并且由抗蚀剂层形成电路。

    半導体装置及びそれを有する電子機器
    8.
    发明申请
    半導体装置及びそれを有する電子機器 审中-公开
    半导体器件和具有该器件的电子器件

    公开(公告)号：WO2010131391A1

    公开(公告)日：2010-11-18

    申请号：PCT/JP2010/000855

    申请日：2010-02-12

    Applicant: パナソニック株式会社 ,  中野高宏

    Inventor： 中野高宏

    IPC: H01L21/3205 ,  H01L23/12 ,  H01L23/52 ,  H01L27/14

    CPC classification number: H01L23/481 ,  H01L23/3114 ,  H01L23/525 ,  H01L27/14618 ,  H01L31/022408 ,  H01L2224/02372 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/1132 ,  H01L2224/13022 ,  H01L2224/13024 ,  H01L2224/131 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/014 ,  H01L2224/05552

    Abstract: 　本発明の半導体装置は、下面に金属配線（１８）を有する半導体基板（１１）と、前記半導体基板（１１）の上方に形成された複数の配線層とを備える半導体装置であって、前記複数の配線層は、第一配線層（１３ａ）と、前記第一配線層（１３ａ）の上方に形成された第二配線層（１３ｂ）とを含み、前記半導体装置はさらに、前記第一配線層（１３ａ）と前記金属配線（１８）とを電気的に接続する第一貫通電極（１７ａ）と、前記第二配線層（１３ｂ）と前記金属配線（１８）とを電気的に接続する第二貫通電極（１７ｂ）と、前記半導体基板（１１）と前記複数の配線層との間に形成された少なくとも１つの層差調整膜とを備え、前記少なくとも１つの層差調整膜は、前記第二貫通電極（１７ｂ）に対応する領域を除く領域に形成されている層差調整膜（１４ａ）を含む。

    Abstract translation: 公开了一种半导体器件，其具有在底面具有金属互连件（18）的半导体基板（11）和形成在半导体基板（11）上方的多个互连层，其中，所述多个互连层包括第一互连层 （13a）和形成在所述第一互连层（13a）上方的第二互连层（13b），所述半导体器件还设置有第一通孔电极（17a），所述第一通孔电极将所述第一互连层（13a）和金属互连 （18），电连接第二互连层（13b）和金属互连（18）的第二通孔电极（17b）以及形成在半导体衬底（11）和多个互连层之间的至少一个层差调节膜 ，并且所述至少一层差分调整膜包括形成在除了对应的区域之外的区域处的层差调节膜（14a） 第二通孔电极（17b）。

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