-
公开(公告)号：CN101097958A
公开(公告)日：2008-01-02
申请号：CN200710108848.6
申请日：2007-06-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78
CPC classification number: H01L29/7834 , H01L29/0653 , H01L29/0692
Abstract: 本发明提供一种半导体结构。高压金属氧化物半导体装置用作该半导体结构，包括：第一高压阱区，形成于衬底上；第二高压阱区；具有与该第一及第二高压阱区相反导电类型的第三高压阱区，其中该高压P型阱区有至少一部分位于该第一高压N型阱区与该第二高压N型阱区之间；绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、及该高压P型阱区中；栅极介电层，覆盖该第一高压N型阱区，并延伸至该第二高压N型阱区；栅极，形成于该栅极介电层上；以及遮蔽图案，与该栅极电性绝缘，覆盖该绝缘区。进一步地，该栅极与该遮蔽图案间具有小于0.4微米的间距。该遮蔽图案还耦接小于该栅极应力电压的电压。本发明能够消除热偏压应力测试所引起的漏电流。
-
公开(公告)号：CN113540243A
公开(公告)日：2021-10-22
申请号：CN202110069074.0
申请日：2021-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336
Abstract: 一种雪崩保护场效晶体管在半导体衬底内包括：主体半导体层及经掺杂主体接触区，具有第一导电类型的掺杂；以及源极区、漏极区，具有第二导电类型的掺杂。隐埋的第一导电类型阱可位于半导体衬底内。隐埋的第一导电类型阱位于漏极区之下，且在平面图中与漏极区具有面积交叠，且在垂直方向上与漏极区间隔开，并且具有比主体半导体层高的第一导电类型的掺杂剂的原子浓度。场效晶体管的配置在雪崩击穿期间诱导超过90％的碰撞电离电荷从源极区流动、穿过隐埋的第一导电类型阱、并撞击在漏极区的底表面上。另提供一种形成半导体结构的方法。
-
公开(公告)号：CN107452786A
公开(公告)日：2017-12-08
申请号：CN201611119418.X
申请日：2016-12-08
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L29/402 , H01L27/0259 , H01L29/0649 , H01L29/1008 , H01L29/735 , H01L29/7816 , H01L29/7835 , H01L29/404 , H01L29/73
Abstract: 在一些实施例中，BJT结构包括基极区、形成在基极区中并且包括发射极掺杂区的发射极区、包括集电极掺杂区的集电极区、绝缘结构和场板。基极区与发射极掺杂区和集电极掺杂区之间的集电极区形成结。在绝缘结构上方且在结上方形成场板。结的对应的发射极掺杂区和集电极掺杂区之间的第一距离比第二距离更短，第二距离对应于第一距离且位于没有场板的另一BJT结构中。第一距离导致位于发射极掺杂区和集电极掺杂区之间的对应于第一击穿电压值的结的击穿，第一击穿电压值等于或大于对应于第一击穿电压值的其他BJT结构的第二击穿电压值。本发明实施例涉及具有场板以减少其面积的晶体管结构。
-
公开(公告)号：CN101771089A
公开(公告)日：2010-07-07
申请号：CN200910150018.9
申请日：2009-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/872 , H01L29/06 , H01L21/329
CPC classification number: H01L29/872 , H01L29/0619
Abstract: 一种高电压肖特基二极管，包括形成在半导体衬底上并具有第一宽度的深P阱。掺杂P阱设置在所述深P阱上方，并具有小于所述深P阱宽度的第二宽度。N型保护环围绕所述第二掺杂阱的上表面形成。肖特基金属设置在所述第二掺杂阱和N型保护环的上表面。
-
公开(公告)号：CN101399287B
公开(公告)日：2010-06-02
申请号：CN200810211719.4
申请日：2008-09-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7835 , H01L29/0653 , H01L29/4933 , H01L29/66659
Abstract: 本发明提供一种横向扩散金属氧化物半导体(LDMOS)，其结构包括栅极、源极、漏极以及浅沟槽隔离区。在漏极和栅极之间形成的浅沟槽隔离区被用来承受施加到漏极的高电压，并且浅沟槽隔离区与半导体衬底结合以形成凹陷。这样，浅沟槽隔离区的表面低于半导体衬底的表面。可选择地，浅沟槽隔离区的表面比半导体衬底的表面低300～1500埃。本发明的LDMOS结构不仅减小了“导通”电阻，而且增加了击穿电压。
-
Patent Agency Ranking
公开(公告)号：CN101593751A
公开(公告)日：2009-12-02
申请号：CN200810212849.X
申请日：2008-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/04 , H01L27/06 , H01L27/08 , H01L29/872
CPC classification number: H01L27/0629 , H01L29/0619 , H01L29/0649 , H01L29/872
Abstract: 一种集成电路结构，包括：一半导体基底；具有一第一导电特性的一第一阱区，位于该半导体基底上；具有相反于该第一导电特性的一第二导电特性的一第二阱区，环绕该第一阱区；一含金属膜层，位于该第一阱区之上并与之相邻，并延伸于至少该第二阱区的至少一内部，其中该含金属膜层与该第一阱区形成一肖特基势垒；一隔离区，环绕该含金属膜层；以及具有该第二导电特性的一第三阱区，环绕该第一阱区的至少一中央部，其中该第三阱区具有较该第二阱区为高的一掺杂浓度，而该第三阱区包括相邻于该含金属膜层的一顶面以及高于该第一阱区与该第二阱区的底面的一底面。本发明的优点包括击穿电压的增加、漏电流的降低以及单位面积的开启电流的增加。
-
公开(公告)号：CN100517755C
公开(公告)日：2009-07-22
申请号：CN200710085900.0
申请日：2007-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L27/04 , H01L27/088
CPC classification number: H01L29/7835 , H01L21/823892 , H01L27/0922 , H01L29/0653 , H01L29/1045 , H01L29/1083 , H01L29/1095 , H01L29/42364 , H01L29/7816
Abstract: 一种半导体元件，包括：第一高压阱区，具有第一掺杂杂质且设置于导体基底；第二高压阱区，具有第二掺杂杂质且设置于半导体基底，并侧向相邻于第一高压阱区；低压阱区，具有第二掺杂杂质且位于第二高压阱区的上方，并侧向相邻于上述第一高压阱区；漏极，具有第一掺杂杂质且设置于第一高压阱区；源极，具有第一掺杂杂质且设置于低压阱区；以及栅极，设置于半导体基底并侧向位于源极以及漏极之间，其中栅极包括薄栅极电介质以与栅极电极。
-
公开(公告)号：CN101079447A
公开(公告)日：2007-11-28
申请号：CN200710085900.0
申请日：2007-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L27/04 , H01L27/088
CPC classification number: H01L29/7835 , H01L21/823892 , H01L27/0922 , H01L29/0653 , H01L29/1045 , H01L29/1083 , H01L29/1095 , H01L29/42364 , H01L29/7816
Abstract: 一种半导体元件，包括：第一高压阱区，具有第一掺杂杂质且设置于导体基底；第二高压阱区，具有第二掺杂杂质且设置于半导体基底，并侧向相邻于第一高压阱区；低压阱区，具有第二掺杂杂质且位于第二高压阱区的上方；漏极，具有第一掺杂杂质且设置于第一高压阱区；源极，具有第一掺杂杂质且设置于低压阱区；以及栅极，设置于半导体基底并侧向位于源极以及漏极之间，其中栅极包括薄栅极电介质以与栅极电极。
-
公开(公告)号：CN1913148A
公开(公告)日：2007-02-14
申请号：CN200610003144.8
申请日：2006-02-16
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0259
Abstract: 本发明提供一种静电放电防护架构以及半导体晶片，所述静电放电防护架构，包括基底、埋藏层、第一高压阱区、第二高压阱区、第一场区、第一掺杂区以及第二掺杂区。埋藏层是设置于基底中。第一高压阱区是覆盖埋藏层。第二高压阱区，覆盖埋藏层，并且与第一高压阱区有实体接触，且第一高压阱区与第二高压阱区具有相反的导电型态。第一场区，从第一高压阱区的内部伸至第二高压阱区。第一掺杂区，设置于第一高压阱区中，并且与第一场区有实体接触。第二掺杂区，设置于第二高压阱区中，并且与第一场区有实体接触，其中第一掺杂区与第二掺杂区是分别与第二高压阱区具有相同导电型态的杂质执行高掺杂。本发明受到ESD压力时不会降级。
-
公开(公告)号：CN222339886U
公开(公告)日：2025-01-10
申请号：CN202420254310.5
申请日：2024-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D84/83
Abstract: 本实用新型实施例的一种集成芯片包括位于半导体衬底中且沿衬底的顶表面在侧向上间隔开的第一源极/漏极区与第二源极/漏极区。栅极介电层位于衬底之上且在第一源极/漏极区与第二源极/漏极区之间在侧向上延伸。栅极介电层的沿栅极介电层的第一侧壁的厚度小于栅极介电层的平均厚度。沟渠隔离层沿栅极介电层延伸。沟渠隔离层的第一侧壁沿栅极介电层的第一侧壁延伸。栅极层位于栅极介电层正上方且位于第一源极/漏极区与第二源极/漏极区之间。栅极层的第一侧壁位于栅极介电层正上方且自栅极介电层的第一侧壁在侧向上收进。
-
-
-
-
-
-
-
-
-
Search Results
35
records
(took 0.033 seconds)
